具有改进有效数据带宽性能的推迟错误代码校正的制作方法

具有改进有效数据带宽性能的推迟错误代码校正
1.相关申请案
2.本技术案要求2019年3月14日申请的且标题为“具有改进有效数据带宽性能的推迟错误代码校正(deferred error code correction with improved effective data bandwidth performance)”的序列号为16/353,962的美国专利申请案的优先权，所述申请案的全部公开内容特此以引用的方式并入本文中。
3.版权公告
4.本技术包含可受版权保护的材料。版权所有者不反对任何人对本专利公开的传真复制，因为它出现在专利及商标局文件或记录中，但除此之外保留所有版权权利。


背景技术：

5.动态随机存取存储器(dram)装置通常用于几乎所有计算系统中以提供对由一或多个处理器使用的数据的高速存取。一些dram装置利用错误校正代码(ecc)方案，例如汉明码，以用于确保读取及写入期间数据的完整性。ecc的使用允许dram装置检测并在一些情况下校正从底层存储器结构读取/写入的数据中的错误。
6.启用ecc的dram控制器—通常位于芯片上系统(soc)内部—产生ecc奇偶校验位并将奇偶校验位连同数据一起存储在dram数据存储器件中。实施ecc方案的dram装置可实施内联或带外(oob)ecc方案。在内联方案中，dram控制器在读取/写入期间将ecc奇偶校验位存储为有效载荷，并且不需要额外dram芯片。相比之下，oob ecc方案需要专用dram芯片(例如，存储体)以用于存储ecc奇偶校验位。
7.在读取期间，dram控制器从数据(例如，当使用内联方案时，从存储在存储器中的数据的一部分)读取ecc奇偶校验位。控制器通过基于读取的数据产生ecc校正子(syndrome)来检查数据错误，并将其与所存储ecc校正子进行比较，匹配指示错误。
8.由于dram与soc之间的一些数据带宽被用于将ecc奇偶校验位作为有效载荷递送这一事实，以上系统遭受带宽损失的缺点。所公开实施例解决所属领域中的这些及其它问题。
附图说明
9.本公开的前述及其它目的、特征及优点将从附图中所说明的实施例的以下描述中显而易见，其中参考字符贯穿各种视图指相同部分。图式不一定是按比例绘制的，而是重点放在说明本公开的原理上。
10.图1是说明根据本公开的一些实施例的用于在存储器系统中推迟ecc操作的方法的流程图。
11.图2是说明根据本公开的一些实施例的用于在存储器读取操作期间推迟ecc操作的方法的流程图。
12.图3是说明根据本公开的一些实施例的用于在存储器写入操作期间推迟ecc操作的方法的流程图。
13.图4是说明根据本公开的一些实施例的存储器系统的框图。
具体实施方式
14.为改进采用内联ecc方案的存储器系统的操作，所公开实施例提供用于在存储器读取及写入操作期间推迟ecc操作的机制。所公开实施例方法及装置响应于预先配置的触发器起始及停止推迟操作周期(其中ecc操作被暂停)。当ecc操作推迟时，在控制器与存储器存储体之间(或在控制器与主机处理器之间)不传送ecc数据的情况下读取/写入存储器。当推迟周期结束时，所述方法及装置执行推迟ecc操作，并在检测ecc错误时警告主机处理器。以此方式，总线利用率专门用于用户数据，从而改进存储器系统及采用所述存储器系统的总体计算系统的总体带宽。
15.图1是说明根据本公开的一些实施例的用于在存储器系统中推迟ecc操作的方法的流程图。
16.在一个实施例中，方法100由存储器系统的控制器执行。在一些实施例中，方法100由安装在控制器内的固件执行。在一些实施例中，方法100由独立处理装置(例如，单独ecc处理器)执行。在一些实施例中，方法100中涉及的存储器系统包括dram存储器系统。
17.在步骤102中，所述方法正常地操作存储器。
18.如上文描述，在所说明实施例中，在采用内联ecc方案的存储器中采用所述方法。在此上下文中，当正常地操作时，存储器产生ecc奇偶校验位，并将ecc奇偶校验位连同用户数据一起存储。如本文所使用，用户数据是指由存储器系统中的处理器存储的任何数据。在一些实施例中，ecc数据与用户数据交织。在其它实施例中，ecc数据存储在存储器系统的存储器存储体的单独ecc区中。存储器存储体中的ecc数据的特定配置不具限制性并且可使用任何其它配置。在任何情形下，当在步骤102中“正常地”操作时在控制器与存储器存储体之间传输的数据包含ecc数据及用户数据，因此分割连接控制器及存储器存储体的数据总线的带宽。尽管未详细描述，但内联ecc dram装置的正常操作包含本文未描述的各种其它操作。举例来说，本文中未提供特定ecc机制(例如，奇偶校验产生、汉明码等)的详细描述，但其被包含为内联ecc存储器系统的“正常”操作的部分。
19.在步骤104中，所述方法确定ecc操作的推迟是否已被触发。在一个实施例中，确定ecc操作的推迟已被触发包括确定存储器系统是否已满足一或多个条件。
20.在一个实施例中，所述方法确定处理器是否已传输明确请求存储器系统推迟ecc操作的命令。在一些实施例中，所述方法提供外部命令接口及推迟命令，在处理器上运行的应用程序可将所述推迟命令传输到存储器系统以主动推迟ecc操作。作为一个实例，如果在例如媒体装置中使用存储器系统，那么在处理器上运行的应用程序可经配置以处置错误通知中的推迟(例如，通过在输出数据之前缓冲数据)。在此实例中，应用程序(例如，视频播放器)可指示ecc操作可推迟。在一些实施例中，用于推迟ecc操作的命令包含推迟操作的时间长度。应注意，在一些实施例中，在步骤108中，此时间周期由触发器覆叠以停止推迟ecc操作。
21.在一个实施例中，所述方法确定数据总线的利用率是否超过预先配置的阈值。在一个实施例中，数据总线包括控制器与存储器存储体之间的总线。替代地，或者结合前述，总线包含控制器与处理器之间的总线。在一些实施例中，预先配置的阈值包括90％的总线
利用率阈值。在这些实施例中，ecc操作的推迟与通过存储器系统的各种总线传送的数据量同步。由于ecc数据与用户数据在相同总线上输送，因此可基于ecc数据相对于用户数据大小的大小来对预先配置的阈值定大小。以此方式，阈值检测ecc操作何时消耗相对于总线上传送的用户数据量过多的带宽。
22.以上实例希望说明其中方法推迟ecc操作的特定类型的条件。可使用其它条件来代替这些实例，或者与这些实例组合使用，并且说明书不希望仅限于这些实例。作为一个实例，在一个实施例中，所述方法使用ecc操作的错误率来确定是否推迟ecc操作。例如，如果错误率为低，那么所述方法可暂时推迟ecc操作。作为另一实例，在一个实施例中，所述方法在启动周期期间或根据预先计划的间隔来推迟ecc操作。当使用预先计划的间隔时，所述方法启用ecc操作(作为实例)10微秒，且接着将ecc操作推迟10微秒，无限期地重复此模式。
23.在一些实施例中，步骤104由嵌入在存储器控制器内的固件执行。在此实施例中，固件执行上文描述的监测步骤。替代地，在一些实施例中，步骤104由控制器中的专用电路系统执行以启用/停用ecc操作。
24.如所说明，步骤104包括条件命令。如果所述方法确定不应推迟ecc指令(例如，总线利用率为低)，那么所述方法在步骤102中继续正常地操作存储器。然而，如果所述方法确定已满足条件(例如，总线利用率超过预先配置的阈值)，那么所述方法继续到步骤106。
25.在步骤106中，所述方法在读取、写入及存取存储在存储器中的数据的其它操作期间推迟ecc操作。
26.图2及3(分别针对写入及读取)更全面地描述步骤106的细节，并且这些图的细节以引用的方式全部包含在本文中。简单地说，在步骤106期间，所述方法停止通过连接到控制器的数据总线传输ecc数据。然而，在此期间，控制器继续处理ecc数据(如将在图2及3中描述)以供稍后使用。
27.在步骤108中，所述方法确定推迟ecc周期是否已到期。
28.如在步骤104中，确定ecc操作的推迟是否已被停用包括确定存储器系统是否已满足一或多个条件。
29.在一个实施例中，所述方法确定处理器是否已传输明确请求存储器系统停止推迟ecc操作的命令。在一些实施例中，所述方法提供外部命令接口及停止推迟命令，在处理器上运行的应用程序可将所述停止推迟命令传输到存储器系统以主动停止推迟ecc操作。用于停止推迟ecc操作的指令是用于推迟ecc操作的指令的逻辑逆，结合步骤104论述。
30.在一个实施例中，所述方法确定数据总线的利用率(上文论述)是否低于预先配置的阈值。在一些实施例中，预先配置的阈值包括50％总线利用率阈值。在这些实施例中，ecc操作的推迟与通过存储器系统的各种总线传送的数据量同步。由于ecc数据与用户数据在相同总线上输送，因此可基于ecc数据相对于用户数据的大小的大小来对预先配置的阈值定大小。以此方式，阈值检测在推迟ecc操作之后数据总线的利用率何时“释放”，并作为响应重新启用ecc操作。
31.在另一实施例中，所述方法确定本地高速缓冲存储器是否已满(或接近满)，并在确定高速缓存已满或接近满时启用ecc操作。如下文将描述，在一些实施例中，存储器系统使用本地高速缓冲存储器以暂时存储将正常地通过数据总线传输的ecc数据。如果此高速缓冲存储器已满或接近满，那么所述方法不再继续推迟ecc操作并且必须通过重新启用ecc
操作来刷新高速缓存(并且进行到步骤110以完全刷新存储在高速缓存中的ecc数据)。
32.以上实例希望说明其中方法推迟ecc操作的特定类型的条件。可使用其它条件来代替这些实例，或者与这些实例组合使用，并且说明书不希望仅限于这些实例。作为一个实例，在一个实施例中，所述方法使用ecc操作的错误率来确定是否停止推迟ecc操作。例如，如果错误率为高，那么所述方法可停止推迟ecc操作(以避免快速高速缓存溢出，以及防止返回/写入完全损坏的数据)。作为另一实例，在一个实施例中，所述方法根据预先计划的间隔停止推迟ecc操作。当使用预先计划的间隔时，所述方法启用ecc操作(作为实例)10微秒，且接着将ecc操作推迟10微秒，无限期地重复此模式。
33.在一些实施例中，步骤108由嵌入在存储器控制器内的固件执行。在此实施例中，固件执行上文描述的监测步骤。替代地，在一些实施例中，步骤104由控制器中的专用电路系统执行以启用/停用ecc操作。
34.如所说明，步骤108包括条件命令。如果所述方法确定应推迟ecc指令(例如，总线利用率为高)，那么所述方法在步骤106中继续推迟ecc操作。然而，如果所述方法确定已满足条件(例如，总线利用率低于预先配置的阈值)，那么所述方法继续到步骤110。
35.在步骤110中，所述方法执行ecc数据的后推迟处理。
36.图2及3(分别针对写入及读取)更全面地描述步骤110的细节，并且这些图的细节以引用的方式全部包含在本文中。简单地说，在步骤110期间，所述方法在推迟周期期间解除存储在本地高速缓存中的任何ecc数据。对于读取，所述方法确保由控制器本地计算的ecc校正子与存储在存储器中的ecc校正子匹配。对于写入，所述方法将高速缓存在本地高速缓存中的ecc校正子写入到对应存储器地址处的存储器。
37.图2是说明根据本公开的一些实施例的用于在存储器读取操作期间推迟ecc操作的方法的流程图。
38.如所说明，图2说明上文简要描述的步骤106、108及110的实施例。具体来说，图2说明响应于写入操作而执行的步骤106及110的实施例。在所说明实施例中，写入操作是指存储器写入指令，例如向dram存储器装置写入的指令。写入操作的特定格式不具限制性并且可使用各种替代写入操作格式。一般来说，可假设(出于图2的目的)写入操作包含用户数据部分(待写入到存储器装置的数据)及地址(相对/偏移或绝对)。在一些实施例中，除数据字段及写入地址之外，写入操作还具有更多参数。
39.在步骤202中，所述方法接收写入操作。在一些实施例中，通过专用总线接收写入操作。在其它实施例中，写入操作被接收到专用存储器控制器的引脚输入。在一个实施例中，写入操作由存储器控制器中的固件接收。在其它实施例中，写入操作由存储器控制器中的专用电路系统接收。
40.在步骤204中，所述方法将不具有ecc数据的数据写入到存储器装置。
41.如上文论述，现有存储器控制器包含ecc电路系统以在每一写入期间产生ecc数据。此ecc数据随后连同用户数据一起存储在dram存储器中。在步骤204中，所述方法停用此ecc电路系统并仅将用户数据写入到存储器装置。在一些实施例中，步骤204包括在ecc电路系统上提升停用位或旗标。在其它实施例中，步骤204包括停用由执行ecc代码产生的固件执行的子例程。
42.在步骤206中，所述方法针对写入到存储器的数据产生ecc奇偶校验位。
43.在一些实施例中，所述方法在步骤206中利用现有ecc编码方案以产生奇偶校验位。例如，在一个实施例中，所述方法使用汉明码(例如，7,4汉明码)以产生针对所接收数据的奇偶校验位。
44.在一些实施例中，所述方法使用现有ecc硬件以产生针对用户数据的奇偶校验位以写入到存储器装置。在一些实施例中，所述方法与将数据写入到存储器并行地产生ecc奇偶校验位。在其它实施例中，所述方法在将数据写入到存储器之前产生ecc奇偶校验位。在一些实施例中，所述方法缓冲ecc奇偶校验位的产生，同时流线化对存储器的写入。
45.在步骤208中，所述方法将ecc奇偶校验位及目标地址存储在本地高速缓冲存储器中。
46.在一个实施例中，存储器控制器包含小型高速缓冲存储器(例如静态dram装置)，或者通信地耦合到所述小型高速缓冲存储器。在步骤208中，所述方法将在步骤206中产生的奇偶校验位存储到此高速缓存。另外，所述方法将目标地址存储到高速缓存。目标地址对应于写入操作中的写入地址。在一些实施例中，所述方法存储用于在所接收地址在写入到底层存储器系统之前被修改的情况下将用户数据写入到存储器的写入地址。
47.如在图1中论述，所述方法继续执行步骤106(步骤202到208)，直到确定(步骤108)不应再推迟ecc操作。在达到所述确定时，所述方法对在步骤106期间接收的所有写入操作执行后推迟处理步骤210及212。
48.在步骤210中，所述方法将ecc奇偶校验位从高速缓存传送到存储器。
49.在一个实施例中，高速缓存存储存储器地址及针对这些存储器地址的奇偶校验位。在一个实施例中，所述方法修改存储器位置处的用户数据以包含奇偶校验位。在其它实施例中，所述方法使用存储在高速缓存中的目标地址计算奇偶校验目标地址(如果存储器装置的奇偶校验部分与用户数据分开存储)。在任一情况下，所述方法都会获得经高速缓存奇偶校验位及存储器装置中将写入奇偶校验位的地址。
50.所述方法接着将奇偶校验位写入到存储器中的经识别位置。以此方式，所述方法将存储器“恢复”到标准ecc存储器配置。因此，可重新启用现有电路系统，并且可以标准方式操作ecc存储器。
51.应注意，在一些实施例中，在步骤204期间可发生写入错误。在一些实施例中，所述方法忽略写入错误，或替代地，在推迟处理模式期间高速缓存这些错误(步骤106)。如果是这样，那么所述方法在步骤210期间引发这些写入错误。在一些替代实施例中，所述方法可立即引发写入错误。
52.在步骤212中，所述方法刷新高速缓存。
53.在一些实施例中，步骤212是任选的。如果未实施步骤212，那么所述方法以传统方式操作高速缓存。举例来说，所述方法可将高速缓存作为最近最少使用(lru)、最不常使用(lfu)、先进先出(fifo)高速缓存或根据其它高速缓存替换策略来操作。然而，在一些实施例中，所述方法在执行所有后推迟处理之后刷新高速缓存。应注意，在这些实施例中，高速缓存的“刷新”是指所存储数据的刷新以支持在步骤106中执行的解除操作。也就是说，所述方法不刷新整个高速缓存，而是清理执行步骤110所需的数据。
54.图3是说明根据本公开的一些实施例的用于在存储器写入操作期间推迟ecc操作的方法的流程图。
55.如所说明，图3说明上文简要描述的步骤106、108及110的实施例。具体来说，图3说明响应于读取操作而执行的步骤106及110的实施例。在所说明实施例中，读取操作是指存储器读取指令，例如从dram存储器装置读取的指令。读取操作的特定格式不具限制性并且可使用各种替代读取操作格式。一般来说，可假设(出于图3的目的)读取操作包含用于从存储器读取的地址(相对/偏移或绝对)。在一些实施例中，除地址之外读取操作还具有更多参数。
56.在步骤302中，所述方法接收读取操作。在一些实施例中，通过专用总线接收读取操作。在其它实施例中，在专用存储器控制器的引脚输入处接收读取操作。在一个实施例中，读取操作由存储器控制器中的固件接收。在其它实施例中，读取操作由存储器控制器中的专用电路系统接收。
57.在步骤304中，所述方法从存储器装置读取数据，所述数据包含用户数据及在写入期间产生的ecc奇偶校验位。
58.在步骤306中，所述方法针对从存储器读取的数据产生ecc校正子。
59.在一个实施例中，所述方法将奇偶校验矩阵应用于存储器数据以产生校正子。所述校正子包含指示是否已发生错误的位串。如果未发生错误，那么校正子全为0；如果已发生错误，那么校正子包含1。一般来说，所述方法利用校正子表以将校正子位串映射到错误校正，从而加快错误校正。校正子解码的特定细节在所属领域中是已知的，且本文不包含关于这些解码技术的细节。
60.在步骤308中，所述方法将校正子及目标地址存储在本地高速缓冲存储器中。
61.与现有存储器不同，所述方法在将数据返回主机处理器之前不尝试校正错误(步骤319)。代替地，所述方法将校正子及与校正子相关联的目标地址存储在本地高速缓冲存储器中(上文论述)以供稍后使用。在一些实施例中，所述方法可丢弃具有全0的校正子的地址，因为这指示成功读取。在所说明实施例中，高速缓存仅包含存储器地址及校正子位，且因此不需要大量存储，因为用户数据不存储在高速缓存中。
62.在步骤310中，所述方法将数据返回给发出读取操作的处理器。这可根据所属领域中已知的明确定义的接口来完成。然而，值得注意的是，对在步骤310中返回的数据没有执行错误校正，且因此，在返回数据中可能存在潜在错误。如将论述，在步骤110中检测并(如果可能)校正这些错误。
63.如在图1中论述，所述方法继续执行步骤106(步骤302到310)，直到确定(步骤108)不应再推迟ecc操作。在达到所述确定时，所述方法对在步骤106期间接收的所有读取操作执行后推迟处理步骤312及314。
64.在步骤312中，所述方法检验高速缓存中存在的任何校正子。
65.如上文描述，在一些实施例中，所述方法仅存储用于包含一或多个错误的读取数据的校正子。然而，在替代实施例中，高速缓存包含用于不包含错误的数据的校正子。在任一情况中，所述方法识别高速缓存中指示错误的存在的所有校正子。
66.作为步骤312的部分，所述方法检索与表示错误的校正子相关联的存储器地址。所述方法接着基于这些地址从存储器装置检索用户数据及ecc数据。
67.在步骤314中，所述方法使用高速缓存中的校正子检测并(如果可能)校正错误。
68.存储在高速缓存中的校正子可与用于产生从存储器读取的数据的奇偶校验矩阵
进行比较。通过将校正子与奇偶校验矩阵进行比较，所述方法标识符存储在存储器中的数据中的含有错误的一或多个位。
69.在一些实施例中，所述方法进一步使用从存储器返回的数据计算第二校正子。所述方法接着将第二个校正子与存储在高速缓存中的校正子进行比较。如果校正子不匹配，那么所述方法将读取结果标记为错误。
70.在步骤316中，所述方法在检测关于推迟读取操作的错误时警告接收装置。
71.在一个实施例中，所述方法在专用中断线上传输指示读取错误的信号。此信号致使接收处理器停止操作并处置中断，以检索与含有错误的数据的目标地址相关联的错误校正数据。
72.在另一实施例中，所述方法将含有错误的读取的地址记录到特殊寄存器(或寄存器堆)中。在此实施例中，当存储器控制器不处于推迟模式时，处理器(或其它主机)周期性地轮询特殊寄存器以检测读取错误。
73.图4是说明根据本公开的一些实施例的存储器系统的框图。
74.如在图4中所说明，计算系统(400)包含经由总线(404)通信地耦合到存储器系统(406)的处理器(402)。存储器系统(406)包括经由总线/接口(412)通信地耦合到一或多个存储器存储体(408a到n)的控制器(410)。如所说明，控制器(410)包含本地高速缓存(414)、固件(416)、错误处置模块(418)及ecc模块(420)。
75.在所说明实施例中，处理器(402)可包括任何类型的计算处理器，例如中央处理单元、图形处理单元或其它类型的通用或专用计算装置。处理器(402)包含一或多个输出端口，其允许在处理器(402)与存储器系统(406)之间传输地址、用户及控制数据。在所说明实施例中，通过总线(404)执行此通信。在一个实施例中，总线(404)包括输入/输出(i/o)总线或类似类型的总线。
76.存储器系统(406)负责管理一或多个存储器存储体(408a到408n)。在一个实施例中，存储体(408a到408n)包括例如位于双列直插存储器模块(dimm)上的dram存储体。在其它实施例中，存储体(408a到408n)包括nand快闪裸片或非易失性存储器的其它配置。
77.存储体(408a到408n)由控制器(410)管理。在一些实施例中，控制器(410)包括计算装置，其经配置以调解对存储器存储体(408a到408n)的存取及从存储器存储体(408a到408n)的存取。在一个实施例中，控制器(410)包括安装在容纳存储体(408a到408n)的印刷电路板上的asic或其它电路系统。在一些实施例中，控制器(410)可与存储体(408a到408n)物理分离。控制器(410)通过接口(412)与存储体(408a到408n)通信。在一些实施例中，此接口(412)包括物理有线(例如，跟踪)接口。在其它实施例中，接口(412)包括用于与存储体(408a到408n)通信的标准总线。
78.控制器(410)包括各种模块(414到420)。在一个实施例中，各种模块(414到420)包括各种物理上相异的模块或电路。在其它实施例中，模块(414到420)可完全(或部分)以软件或固件实施。
79.如所说明，固件(416)包括控制器的核心并管理控制器的所有操作。因此，固件(416)调解对存储体(408a到408n)的所有存取。在非推迟操作期间，固件(416)接收写入操作并将数据转发到ecc模块(420)。ecc模块(420)针对写入数据产生奇偶校验位，且固件(416)将经编码数据写入到存储体(408a到408n)。类似地，在读取操作期间，固件(416)从存
储体(408a到408n)检索数据及奇偶校验位，并且通过将所检索数据转发到ecc(420)并从ecc(420)接收经错误校正的码字来对数据进行错误校验/校正。
80.在推迟操作期间，固件(416)在存取存储体(408a到408n)时绕过ecc模块(420)。在写入期间，固件(416)将用户数据直接写入到存储器存储体(408a到408n)，同时使用ecc(420)在带外产生奇偶校验位。固件(416)接着将奇偶校验位写入到高速缓存(414)，并将写入的地址映射到奇偶校验位。高速缓存(414)包括低时延存储装置，例如sdram芯片或类似存储机制。在读取操作期间，固件(416)从存储体(408a到408n)检索数据，并且通过总线(404)将数据返回到处理器(402)。同时，固件(416)将读取数据转发到ecc(420)，ecc(420)返回校正子。固件(416)将此校正子(及相关联地址)存储在高速缓存(414)中。
81.在退出推迟模式时，固件(416)即刻针对存储器存储体(408a到408n)中的每一写入操作写入存储在高速缓存(414)中的奇偶校验数据。对于读取操作，所述方法从存储体(408a到408n)重新读取数据，重新计算校正子，并比较两个校正子(包含存储在高速缓存(414)中的校正子)以确定是否发生读取错误。如果在任一情形下发生错误，那么固件(416)将地址转发到错误处置代码(418)，错误处置代码(418)可在处理器(402)上引发中断或将错误存储在特殊寄存器(未说明)中。除前述之外，固件(416)经配置以监测存储器系统(406)的状态以确定存储器系统(406)何时应进入推迟模式。
82.图1及3中更详细地描述由控制器(410)执行的这些及其它操作。为完整起见，控制器(410)经配置以执行先前论述但未结合图4重述的任何及所有操作。
83.下文参考附图对本公开进行更全面描述，附图形成本公开的一部分，并通过说明的方式展示某些实例实施例。然而，主题可以各种不同形式体现，且因此所覆盖或所要求的主题希望被解释为不限于本文阐述的任何实例实施例；提供实例实施例仅仅是为说明。同样地，预期所要求或所覆盖的主题的合理广泛范围。举例来说，主题可尤其经体现为方法、装置、组件或系统。因此，实施例例如可采取硬件、软件、固件或其任何组合(除软件本身外)的形式。因此，以下详细描述不希望具限制意义。
84.在整个说明书及权利要求书中，术语可具有超出明确陈述的含义的在上下文中暗示或暗含的细微含义。同样地，本文中所使用的短语“在一个实施例中”不一定是指同一实施例且本文中所使用的短语“在另一实施例中”不一定是指不同实施例。举例来说，希望所要求的主题包含实例实施例的全部或部分组合。
85.一般来说，术语可至少部分根据在上下文中的使用情况来理解。举例来说，例如上文中所使用的“及”、“或”或“及/或”的术语可包含多种意义，其可至少部分取决于此类术语所使用的上下文。通常，“或”如果用于关联列表，例如a、b或c，希望意味着此处以包含意义使用的a、b及c，还意味着此处以排他意义使用的a、b或c。另外，至少部分取决于上下文，本文中所使用的术语“一或多个”可用于描述单数意义的任何特征、结构或特性或可用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，例如“一(a/an)”或“所述”的术语再次可被理解为传达单数使用或传达复数使用。另外，术语“基于”可被理解为不一定希望传达一组排他因素，反而可允许存在不一定明确描述的额外因素，这也至少部分取决于上下文。
86.已经参考方法及装置的框图及操作说明描述本公开。应理解，框图或操作说明的每一框以及框图或操作说明中的框的组合可通过模拟或数字硬件及计算机程序指令来实
施。这些计算机程序指令可提供到通用处理器、专用计算机、asic或其它可编程数据处理设备，使得经由计算机的处理器或其它可编程数据处理设备执行的指令实施框图或(若干)操作框中指定的功能/动作。在一些替代实施方案中，框中标注的功能/动作可能不按操作说明中标注的顺序进行。举例来说，连续展示的两个框实际上可大体上同时执行，或者框有时可以相反顺序执行，这取决于所涉及的功能性/动作。
87.出于本公开的目的，计算机可读媒体(或计算机可读存储媒体)以机器可读形式存储计算机数据，所述数据可包含由计算机可执行的计算机程序代码(或计算机可执行指令)。通过实例但非限制的方式，计算机可读媒体可包括用于数据的有形或固定存储的计算机可读存储媒体，或用于含有代码的信号的瞬时解译的通信媒体。本文所使用的计算机可读存储媒体是指物理或有形存储(与信号相反)，且包含(但不限于)以任何方法或技术实施的用于信息(例如计算机可读指令、数据结构、程序模块或其它数据)的有形存储的易失性及非易失性、可移除及不可移除媒体。计算机可读存储媒体包含(但不限于)ram、rom、eprom、eeprom、快闪存储器或其它固态存储器技术、cd
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rom、dvd或其它光学存储、盒式磁带、磁带、磁盘存储或其它磁存储装置，或可用于有形存储所需信息或数据或指令并可由计算机或处理器存取的任何其它物理或材料媒体。