半导体装置的制作方法

1.本发明实施例涉及半导体制造技术，特别是涉及互连结构及其制造方法。


背景技术：

2.本发明实施例总体而言关于半导体装置，特别是关于铜互连结构及其制造方法。
3.半导体装置用于各种电子应用中，作为范例，例如个人电脑、手机、数码相机和其他电子装置。随着技术的进展，对于具有改进效能的较小的半导体装置的需求也增加。随着部件密度增加，导线的宽度和产线后段(back
‑
end of line，beol)互连结构的导线之间的间距也需要缩减。
4.为了满足这些需求，半导体装置设计正摆脱过去使用的传统材料。举例来说，为了降低电阻电容(rc)时间延迟，开始使用铜作为互连材料，而非铝。将铜用于半导体装置互连的优点包含能够更快地操作并制造更细的导线，因为铜具有比铝更低的电阻率和更高的电迁移电阻。铜互连的形成经常使用镶嵌制程而非通过直接蚀刻。镶嵌制程通常是单镶嵌或双镶嵌，其包含通过图案化和蚀刻金属间介电(inter
‑
metal dielectric，imd)层形成开口并用铜填充开口。因为铜容易扩散到某些介电材料中，所以在形成铜之前，通常在镶嵌开口的内壁上沉积扩散阻障层(例如由难熔金属的氮化物形成)。然而，在铜镶嵌结构中使用这种阻障层存在一些挑战，举例来说，要达到良好的热稳定性、对铜互连的耐久附着力等。
5.因此，需要改善铜互连及其形成方法。


技术实现要素：

6.根据一些实施例提供半导体装置。此半导体装置包含嵌在第一金属化层中的互连结构，第一金属化层包含介电材料。互连结构包含第一金属材料。
7.此半导体装置包含嵌在第一金属化层中的第一衬垫结构。第一衬垫结构沿着第一金属化层中的互连结构的一或多个边界延伸。第一衬垫结构包含与一或多种掺质反应的第二金属材料，第二金属材料不同于第一金属材料。
8.根据另一些实施例提供半导体装置。此半导体装置包含嵌在第一金属化层中的互连结构，第一金属化层包含介电材料。互连结构包含第一金属材料。此半导体装置包含嵌在第一金属化层中的第一衬垫结构。第一衬垫结构沿着第一金属化层中的互连结构的一或多个边界延伸。第一衬垫结构包含与第一金属材料不同的多个第二金属材料中的至少第一个和第二个的合金。
9.根据又另一些实施例提供半导体装置的形成方法。此方法包含形成至少部分地延伸穿过介电层的空腔。此方法包含形成沿着空腔延伸的衬垫结构。衬垫结构包含通过等离子体制程钝化的第一金属材料或第二金属材料和第三金属材料的合金。此方法包含用第四金属材料填充空腔以形成互连结构。第四金属材料不同于第一金属材料、第二金属材料和第三金属材料中的每一个。
附图说明
10.通过以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
11.图1根据一些实施例绘示用于形成半导体装置的例示性方法的流程图。
12.图2、图3、图4、图5、图6、图7、图8、图9和图10根据一些实施例绘示在通过图1的方法制造的各个制造阶段期间的例示性半导体装置的剖面图。
13.图11根据一些实施例绘示用于形成半导体装置的例示性方法的流程图。
14.图12、图13、图14、图15、图16、图17和图18根据一些实施例绘示在通过图11的方法制造的各个制造阶段期间的例示性半导体装置的剖面图。
15.其中，附图标记说明如下：
16.100，1100：方法
17.102，104，106，108，110，112，114，1102，1104，1106，1108，1110，1112，1114：步骤
18.200，300：半导体装置
19.202，302：半导体基底
20.203，303：导电区
21.204，220，304：蚀刻停止层
22.204s，206s1，206s2：内侧壁
23.206，222，306：介电层
24.206i：中间边界
25.206t，212t，306t：顶边界
26.208，308：凹槽
27.208l，308l：下通孔部分
28.208u，308u：上沟槽部分
29.210，224，310：阻障层
30.212，312：第一金属材料
31.213：处理制程
32.214，226：掺杂的衬垫结构
33.215：掺质
34.216，314：第二金属材料
35.216a，216b，216c，216d，216e，320a，320b，320c，320d，320e：边界
36.217，321：热处理
37.228：金属材料
38.316：合金衬垫结构
39.320：第三金属材料
40.m0，m1，m2：金属化层
具体实施方式
41.以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件
和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
42.此外，本文可能使用空间相对用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”及类似的用语，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
43.本发明实施例提供互连结构的各种实施例。可以通过镶嵌制程形成主要包含铜的互连结构。互连结构可以至少部分地被一或多个衬垫结构包覆。在一些实施例中，衬垫结构可以包含不同于铜的金属材料，其在铜互连结构的形成期间(例如之前)已经与一或多个离子、原子及/或自由基反应。在一些实施例中，衬垫结构可以包含一或多个不同于铜的金属材料的合金。在镶嵌制程中在铜互连结构之前形成这种衬垫结构可以消除对阻障层的需求。此外，通过用衬垫结构至少部分地包覆铜互连结构，可以有利地提升铜互连结构对相邻介电层的黏附性和铜互连结构的热稳定性。
44.图1是根据本发明实施例的各个面向绘示用于制造半导体装置200的方法100的流程图。图2、图3、图4、图5、图6、图7、图8、图9和图10根据图1的方法100的实施例绘示在各个制造阶段的半导体装置200的剖面示意图。半导体装置200可以包含在微处理器、存储单元及/或其他集成电路(integrated circuit，ic)中。应注意的是，图1的方法没有制造完整的半导体装置200。可以使用互补式金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor，cmos)技术制程来制造完整的半导体装置200。因此，应理解的是，可以在图1的方法100之前、期间和之后提供额外的制程，并仅在此简要描述一些其他制程。另外，为了更加理解本发明实施例，简化图1至图10。举例来说，虽然图式绘示半导体装置200，但应理解的是，集成电路可以包含许多其他装置，包含晶体管、电阻器、电容器、电感器、保险丝等。
45.参照图1和图2，方法100开始于步骤102，其中在蚀刻停止层204和介电层(或介电材料)206中形成凹槽(或空腔)208。在一些实施例中，蚀刻停止层204和介电层206可以形成金属间介电层的一部分。这种金属间介电层有时被称为金属化层，其包含嵌在相应的介电层或材料内的一或多个互连结构。互连结构可以由至少一种金属材料形成，例如铜(cu)，这将在以下讨论。在一些实施例中，蚀刻停止层204形成在半导体基底202上方并在介电层206下方。在一些实施例中，凹槽208形成在介电层206和蚀刻停止层204中，例如至少部分地延伸穿过介电层206和蚀刻停止层204。
46.半导体基底202是如应用在半导体集成电路制造中的基底，并且可以在其中及/或在其上形成集成电路。如本文所用，用语“半导体基底”是指包含半导体材料的任何构造，举例来说，具有或没有外延层的硅基底、含有埋藏绝缘层的绝缘体上覆硅基底、或具有硅锗层的基底。如本文所用，用语“集成电路”是指具有多个单独的电路元件的电子电路，例如晶体
管、二极管、电阻器、电容器、电感器以及其他主动和被动半导体装置。如图所示，可以在半导体基底202中及/或上(例如在由凹槽208暴露出的半导体基底202中)形成导电区203。导电区203可以是导电路径的一部分，并且具有可以通过例如化学机械研磨的平坦化制程处理的暴露表面。用于导电区203的合适材料可以包含但不限于例如铜、铝、铜合金或其他移动导电材料。含有这种铜导电区203的半导体基底202可以是半导体装置200的第一或任何后续金属化层(或金属化层级)。
47.蚀刻停止层204的功能是在后续的蚀刻期间控制终点。在一些实施例中，蚀刻停止层204由氧化硅、氮化硅、碳化硅、氮氧化硅或前述的组合形成。在一些实施例中，蚀刻停止层204的厚度为约10埃至约1000埃。通过多种技术中的任何一种来形成蚀刻停止层204，包含低压化学气相沉积(low
‑
pressure chemical vapor deposition，lpcvd)、常压化学气相沉积(atmospheric
‑
pressure chemical vapor deposition，apcvd)、等离子体辅助化学气相沉积(plasma
‑
enhanced chemical vapor deposition，pecvd)、物理气相沉积(physical vapor deposition，pvd)、溅镀和未来开发的沉积方法。
48.介电层206可以是单层或多层结构。在一些实施例中，介电层206的厚度随所应用的技术而改变，例如厚度为约1000埃至约30000埃。在一些实施例中，介电层206是氧化硅、碳掺杂的氧化硅、介电常数值(k值)小于约4.0的相对低介电常数介电材料或前述的组合。在一些实施例中，介电层206由包含低介电常数介电材料、极低介电常数介电材料、多孔低介电常数介电材料及前述的组合的材料形成。用语“低介电常数”用于定义介电材料的介电常数为3.0或更小。用语“极低介电常数(extreme low
‑
k，elk)”是指介电常数为2.5或更小，并且较佳为1.9至2.5。用语“多孔低介电常数”是指介电材料的介电常数为2.0或更小，并且较佳为1.5或更小。可以根据实施例应用各式各样的低介电常数材料，例如旋涂式无机介电质、旋涂式有机介电质、多孔介电材料、有机聚合物、有机硅玻璃、fsg(siof系列材料)、hsq(氢硅倍半氧烷(hydrogen silsesquioxane))系列材料、msq(甲基硅倍半氧烷(methyl silsesquioxane))系列材料或多孔有机系列材料。在一些实施例中，通过多种技术中的任何一种来沉积介电层206，例如化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(pvd)、原子层沉积(atomic layer deposition，ald)、远距等离子体辅助化学气相沉积(remote plasma enhanced chemical vapor deposition，rpecvd)、液态雾化源化学沉积(liquid source misted chemical deposition，lsmcd)、涂覆、旋涂或其他适于在基板上方形成薄膜层的制程。
49.在实施例中，介电层206是含氮层、含碳层或含碳且含氮层，用于在随后的化学机械研磨(chemical mechanical polishing，cmp)制程期间提升耐腐蚀性及/或增加电迁移电阻。在一实施例中，介电层206是含硅且含氮的介电层。在另一实施例中，介电层206是含硅且含碳的介电层。在又一实施例中，介电层206是含硅、含氮且含碳的介电层。在一实施例中，介电层206具有的碳对硅的重量比等于或大于约0.5。在另一实施例中，介电层206具有的氮对硅的重量比等于或大于约0.3。在又一实施例中，介电层206具有的碳对硅的重量比等于或大于约0.5，并且氮对硅的重量比等于或大于约0.3。
50.凹槽208是例示性双镶嵌开口，其包含上沟槽部分208u和下通孔部分208l。在介电层206和蚀刻停止层204中图案化凹槽208以界定半导体基底202上的接触区。虽然实施例绘示金属间介电层中的双镶嵌开口，但也需要在金属间介电层中使用单个金属镶嵌开口。在
包含“导孔先制”图案化方法或“沟槽先制”图案化方法的双镶嵌技术中，上沟槽部分208u和下通孔部分208l的形成可以使用具有遮罩技术和非等向性蚀刻操作(例如等离子体蚀刻或反应离子蚀刻)的典型微影。在替代实施例中，在介电层206上或中间沉积底部蚀刻停止层(未绘示)、中间蚀刻停止层(未绘示)、研磨停止层(未绘示)或抗反射涂(anti
‑
reflective coating，arc)层提供何时结束特定蚀刻制程的清楚指示。
51.参照图1和图3，方法100进行至步骤104，其中在上述结构上形成阻障层210，以内衬凹槽208的侧壁和底部并在介电层206上方。在一些实施例中，阻障层210可以是可选的。阻障层210可以作为阻障层以防止随后形成的导体扩散到下方的介电层206中。在一些实施例中，阻障层210包含金属材料，例如钽(ta)、钛(ti)、钨(w)和钛(ti)。在一些实施例中，阻障层210包含上述金属材料的化合物或合金，例如氮化钽(tan)、氮化钽硅(tansi)、钛钨(tiw)和氮化钛硅(tinsi)。在一些实施例中，阻障层210的厚度为约10埃至约250埃。
52.参照图1和图4，方法100进行至步骤106，其中在上述结构上形成第一金属材料212，以内衬凹槽208的侧壁和底部并在阻障层210(如果形成)上方。当未形成可选的阻障层210时，第一金属材料212可以直接接触凹槽208的侧壁和底部并在介电层206上方。第一金属材料212包含选自以下群组的至少一种材料：钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼(mo)、锌(zn)、铝(al)和锰(mn)。在一些实施例中，第一金属材料212的厚度为约1埃至约150埃。在一些实施例中，第一金属材料212的厚度在约5埃至约50埃的范围。在一些实施例中，第一金属材料212的沉积通过使用物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术。
53.参照图1和图5，方法100进行至步骤108，其中对第一金属材料212进行处理制程213。在一些实施例中，处理制程213可以被配置为用一或多个原子、离子及/或自由基215(在下文中称为“掺质215”)处理、钝化、掺杂或以其他方式调整第一金属材料212的顶边界212t。在一些实施例中，掺质215可以包含反应性氢原子/离子/自由基、反应性氢氧根离子/自由基、反应性氮原子/离子/自由基和反应性碳氢离子/自由基中的一或多个。掺质215可以与金属材料212的原子(例如具有悬空键的原子)反应(例如键结)。在一些实施例中，在与金属材料212的原子反应时，掺质215和金属材料212的原子的一部分(例如暴露在顶边界212t上及/或大致靠近顶边界212t的一部分)可以形成掺杂的衬垫结构。掺杂的衬垫结构可以沿着金属材料212的顶边界212t形成，金属材料212内衬凹槽208的侧壁和底部并在阻障层210(或介电层206)上方。替代地或另外地，基于处理制程213的反应时间、操作温度、操作压力、施加的能量、反应气体的流速及/或任何其他合适的操作参数，大致所有的金属材料212的原子可以与掺质215反应。
54.举例来说，处理制程213可以包含氢(h2)等离子体制程，其用于通过使氢气或前驱物流入真空(气密)腔室来为金属材料212和氢之间的键结提供氢。可以将腔室保持在不大于400℃的温度下，并且压力保持在约760托(环境压力)至低约0.01毫托的范围，根据所需压力和处理腔室尺寸两者调节气体流量。举例来说，在五公升容积的腔室中，氢气流量可以在低压条件下的低至1标准立方公分每分钟(standard cubic centimeters per minute，sccm)至环境压力操作条件下的高至200sccm之间变化。对于其他尺寸的腔室，可以从这些范围得出与五公升腔室的此类流速相等的流速范围。非反应性气体(例如氦气、氖气或氩
plating，ecp)制程、物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术。在一些实施例中，第二金属材料216至少包含例如铜的主要金属元素。在一些实施例中，第二金属材料216还包含添加金属元素。在一些实施例中，第二金属材料216中的添加金属元素是钽(ta)、铟(in)、锡(sn)、锌(zn)、锰(mn)、铬(cr)、钛(ti)、锗(ge)、锶(sr)、铂(pt)、镁(mg)、铝(al)或锆(zr)。
60.参照图1和图8，方法100进行至步骤112，其中移除介电层206上方之第二金属材料216的一部分。在一些实施例中，移除制程是进行化学机械研磨制程以移除凹槽208外部的可选的阻障层210、掺杂的衬垫结构214和第二金属材料216的多余部分，进而暴露出介电层206的顶边界206t并实现平坦化的表面。
61.参照图1和图9，方法100进行至步骤114，其中可选地对半导体装置200进行热处理217。在一些实施例中，热处理217包含退火制程。在一实施例中，热处理217在约137℃至约600℃的温度范围进行。在另一实施例中，热处理217在约280℃至约400℃的温度范围进行。在一实施例中，热处理217以约10分钟至约600分钟的持续时间进行。在一些实施例中，使用炉、快速热处理(rapid thermal processing，rtp)或热板装置进行热处理217。可以在进行等离子体制程213(图5)之后通过任何热处理来提供热处理217。在各种替代实施例中，紧接在等离子体制程213之后、紧接在化学机械研磨以移除凹槽208外部的第二金属材料216的多余部分之后、或者紧接在顶金属层上形成钝化层之后提供热处理217。
62.应注意的是，可以反复进行方法100以形成半导体装置200的一或多个后续金属化层。举例来说，通过重复步骤102～114，半导体装置200可以包含另一蚀刻停止层220、另一介电层222、另一可选的阻障层224、另一掺杂的衬垫结构226和另一金属材料228，如图10所示。蚀刻停止层220、介电层222、可选的阻障层224、掺杂的衬垫结构226和金属材料228大致类似于蚀刻停止层204、介电层206、阻障层210、掺杂的衬垫结构214和金属材料216。因此，将不重复讨论。
63.在一些实施例中，导电部件203可以设置(或嵌入)在第一金属化层(例如在图10中表示为m0)中，并且形成为另一导电部件的金属材料228可以设置(或嵌入)在第二金属化层(例如在图10中表示为m2)中。如此一来，第二金属材料216可以设置(或嵌入)在第一金属化层和第二金属化层之间的第三金属化层(例如在图10中表示为m1)中。在一些实施例中，至少部分地由掺杂的衬垫结构214和226包覆的第二金属材料216被配置为互连结构，以将导电部件203电连接至导电部件228。因此，第二金属材料216在此可以被称为“互连结构216”。当互连结构216填充具有上沟槽部分208u和下通孔部分208l的凹槽208时，互连结构216可以承袭凹槽208的形状以包含填充上沟槽部分208u的沟槽部分和填充下通孔部分208l的导孔部分。在一些实施例中，互连结构216的沟槽部分和导孔部分彼此直接接触以形成一整块。
64.在一些实施例中，掺杂的衬垫结构214沿着互连结构216的一些边界延伸，互连结构216嵌在包含介电层206和蚀刻停止层的金属化层m1中(或未被金属化层m1暴露出来)。在图10的范例中，掺杂的衬垫结构214沿着金属化层m1中的边界216a、216b、216c和216d延伸。类似地，在下一个较高的金属化层m2中的掺杂的衬垫结构226沿着嵌在金属化层m2中的互连结构228的一些边界延伸。此外，掺杂的衬垫结构226也可以沿着由金属化层m1暴露出的
互连结构216的边界延伸。举例来说，掺杂的衬垫结构226沿着由金属化层m1暴露出的互连结构216的边界216e延伸。
65.图11是根据本发明实施例的各个面向绘示用于制造半导体装置300的方法1100的流程图。图12、图13、图14、图15、图16、图17和图18根据图11的方法1100的实施例绘示在各个制造阶段的半导体装置300的剖面示意图。半导体装置300可以包含在微处理器、存储单元及/或其他集成电路中。应注意的是，图11的实施例没有制造完整的半导体装置300。可以使用互补式金属氧化物半导体(cmos)技术制程来制造完整的半导体装置300。因此，应理解的是，可以在图11的方法1100之前、期间和之后提供额外的制程，并仅在此简要描述一些其他制程。另外，为了更加理解本发明实施例，简化图12至图18。举例来说，虽然图式绘示半导体装置300，但应理解的是，集成电路可以包含许多其他装置，包含晶体管、电阻器、电容器、电感器、保险丝等。
66.参照图11和图12，方法1100开始于步骤1102，其中在蚀刻停止层304和介电层(或介电材料)306中形成凹槽308。在一些实施例中，蚀刻停止层304和介电层306可以形成金属间介电层的一部分。这种金属间介电层有时被称为金属化层，其包含嵌在相应的介电层或材料内的一或多个互连结构。互连结构可以由至少一种金属材料形成，例如铜(cu)，这将在以下讨论。在一些实施例中，蚀刻停止层304形成在半导体基底302上方并在介电层306下方。在一些实施例中，凹槽308形成在介电层306和蚀刻停止层304中，例如至少部分地延伸穿过介电层306和蚀刻停止层304。
67.半导体基底302是如应用在半导体集成电路制造中的基底，并且可以在其中及/或其上形成集成电路。如本文所用，用语“半导体基底”是指包含半导体材料的任何构造，举例来说，具有或没有外延层的硅基底、含有埋藏绝缘层的绝缘体上覆硅基底、或具有硅锗层的基底。如本文所用，用语“集成电路”是指具有多个单独的电路元件的电子电路，例如晶体管、二极管、电阻器、电容器、电感器以及其他主动和被动半导体装置。如图所示，可以在半导体基底302中及/或上(例如在由凹槽308暴露出的半导体基底302中)形成导电区303。导电区303可以是导电路径的一部分，并且具有可以通过例如化学机械研磨的平坦化制程处理之暴露表面。用于导电区303的合适材料可以包含但不限于例如铜、铝、铜合金或其他移动导电材料。含有这种铜导电区303的半导体基底302可以是半导体装置300的第一或任何后续金属化层。
68.蚀刻停止层304的功能是在后续的蚀刻期间控制终点。在一些实施例中，蚀刻停止层304由氧化硅、氮化硅、碳化硅、氮氧化硅或前述的组合形成。在一些实施例中，蚀刻停止层304的厚度为约10埃至约1000埃。通过多种技术中的任何一种来形成蚀刻停止层304，包含低压化学气相沉积(lpcvd)、常压化学气相沉积(apcvd)、等离子体辅助化学气相沉积(pecvd)、物理气相沉积(pvd)、溅镀和未来开发的沉积方法。
69.介电层306可以是单层或多层结构。在一些实施例中，介电层306的厚度随所应用的技术而改变，例如厚度为约1000埃至约30000埃。在一些实施例中，介电层306是氧化硅、碳掺杂的氧化硅、介电常数值(k值)小于约4.0的相对低介电常数介电材料或前述的组合。在一些实施例中，介电层306由包含低介电常数介电材料、极低介电常数介电材料、多孔低介电常数介电材料及前述的组合的材料形成。用语“低介电常数”用于定义介电材料的介电常数为3.0或更小。用语“极低介电常数(elk)”是指介电常数为2.5或更小，并且较佳为1.9
至2.5。用语“多孔低介电常数”是指介电材料的介电常数为2.0或更小，并且较佳为1.5或更小。可以根据实施例应用各式各样的低介电常数材料，例如旋涂式无机介电质、旋涂式有机介电质、多孔介电材料、有机聚合物、有机硅玻璃、fsg(siof系列材料)、hsq(氢硅倍半氧烷)系列材料、msq(甲基硅倍半氧烷)系列材料或多孔有机系列材料。在一些实施例中，通过多种技术中的任何一种来沉积介电层306，例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、远距等离子体辅助化学气相沉积(rpecvd)、液态雾化源化学沉积(lsmcd)、涂覆、旋涂或其他适于在基板上方形成薄膜层的制程。
70.在实施例中，介电层306是含氮层、含碳层或含碳且含氮层，用于在随后的化学机械研磨制程期间提升耐腐蚀性及/或增加电迁移电阻。在一实施例中，介电层306是含硅且含氮的介电层。在另一实施例中，介电层306是含硅和含碳的介电层。在又一实施例中，介电层306是含硅、含氮且含碳的介电层。在一实施例中，介电层306具有的碳对硅的重量比等于或大于约0.5。在另一实施例中，介电层306具有的氮对硅的重量比等于或大于约0.3。在又一实施例中，介电层306具有的碳对硅的重量比等于或大于约0.5，并且氮对硅的重量比等于或大于约0.3。
71.凹槽308是例示性双镶嵌开口，其包含上沟槽部分308u和下通孔部分308l。在介电层306和蚀刻停止层304中图案化凹槽308以界定半导体基底302上的接触区。虽然实施例绘示金属间介电层中的双镶嵌开口，但也需要在金属间介电层中使用单个金属镶嵌开口。在包含“导孔先制”图案化方法或“沟槽先制”图案化方法的双镶嵌技术中，上沟槽部分308u和下通孔部分308l的形成可以使用具有遮罩技术和非等向性蚀刻操作(例如等离子体蚀刻或反应离子蚀刻)的典型微影。在替代实施例中，在介电层306上或中间沉积底部蚀刻停止层(未绘示)、中间蚀刻停止层(未绘示)、研磨停止层(未绘示)或抗反射涂(arc)层提供何时结束特定蚀刻制程的清楚指示。
72.参照图11和图13，方法1100进行至步骤1104，其中在上述结构上形成阻障层310，以内衬凹槽308的侧壁和底部并在介电层306上方。在一些实施例中，阻障层310可以是可选的。阻障层310可以作为阻障层以防止随后形成的导体扩散到下方的介电层306中。在一些实施例中，阻障层310包含金属材料，例如钽(ta)、钛(ti)、钨(w)和钛(ti)。在一些实施例中，阻障层310包含上述金属材料的化合物或合金，例如氮化钽(tan)、氮化钽硅(tansi)、钛钨(tiw)和氮化钛硅(tinsi)。在一些实施例中，阻障层310的厚度为约10埃至约250埃。
73.参照图11和图14，方法1100进行至步骤1106，其中在上述结构上形成第一金属材料312，以内衬凹槽308的侧壁和底部并在阻障层310(如果形成)上方。当未形成可选的阻障层310时，第一金属材料312可以直接接触凹槽308的侧壁和底部并在介电层306上方。第一金属材料312包含选自以下群组的至少一种材料：钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼(mo)、锌(zn)、铝(al)和锰(mn)。在一些实施例中，第一金属材料312的厚度为约1埃至约80埃。在一些实施例中，第一金属材料312的厚度在约2.5埃至约25埃的范围。在一些实施例中，第一金属材料312的沉积通过使用物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术。
74.参照图11和图15，方法1100进行至步骤1108，其中在上述结构上形成第二金属材料314以内衬凹槽308的侧壁和底部并在第一金属材料312上方。第二金属材料314包含选自
以下群组的至少一种材料：钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼(mo)、锌(zn)、铝(al)和锰(mn)。在一些实施例中，第二金属材料314由不同于第一金属材料312的材料形成。如此一来，第一金属材料312和第二金属材料314可以形成合金衬垫结构，下文称为合金衬垫结构316。虽然在图15(和后图)中将合金衬垫结构316绘示为两层的堆迭，但应理解的是，合金衬垫结构316可以形成为任意数量层的堆迭，每一层包含以上列出的金属材料之一(例如co、ru、ta、ti、w、mo、zn、al、mn)，同时仍在本发明实施例的范围内。举例来说，形成为两层的堆迭的合金衬垫结构316可以包含选自以下群组的合金：coru、cota、coti、comn、como、cozn、coal、cow、ruta、ruti、ruw、rumo、ruzn、rual和rumn。在一些实施例中，第二金属材料314的厚度为约1埃至约80埃。在一些实施例中，第二金属材料314的厚度在约2.5埃至约25埃的范围。在一些实施例中，第一金属材料312和第二金属材料314的总厚度可以在约5埃至约50埃的范围。在一些实施例中，第二金属材料314的沉积通过使用物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术。
75.参照图11和图16，方法1100进行至步骤1110，其中在合金衬垫结构316上方形成第三金属材料320以填充凹槽308。在一些实施例中，第三金属材料320形成为介电层306中的互连结构。在一些实施例中，第三金属材料320的沉积通过电化学镀(ecp)制程、物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术。在一些实施例中，第三金属材料320至少包含例如铜的主要金属元素。在一些实施例中，第三金属材料320还包含添加金属元素。在一些实施例中，第三金属材料320中的添加金属元素是钽(ta)、铟(in)、锡(sn)、锌(zn)、锰(mn)、铬(cr)、钛(ti)、锗(ge)、锶(sr)、铂(pt)、镁(mg)、铝(al)或锆(zr)。
76.参照图11和图17，方法100进行至步骤1112，其中移除介电层306上方之第三金属材料320的一部分。在一些实施例中，移除制程是进行化学机械研磨制程以移除凹槽308外部的可选的阻障层310、合金衬垫结构316和第三金属材料320的多余部分，进而暴露出介电层306的顶边界306t并实现平坦化的表面。
77.参照图11和图18，方法1100进行至步骤1114，其中可选地对半导体装置300进行热处理321。在一些实施例中，热处理321包含退火制程。在一实施例中，热处理321在约137℃至约600℃的温度范围进行。在另一实施例中，热处理321在约280℃至约400℃的温度范围进行。在一实施例中，热处理321以约10分钟至约600分钟的持续时间进行。在一些实施例中，使用炉、快速热处理(rtp)或热板装置进行热处理321。在各种替代实施例中，紧接在形成第二金属材料314之后、紧接在化学机械研磨以移除凹槽308外部的第二金属材料314的多余部分之后、或者紧接在顶金属层上形成钝化层之后提供热处理321。
78.类似于方法100，应注意的是，可以反复进行方法1100以形成半导体装置300的一或多个后续金属化层。如此一来，第三金属材料320可以设置(或嵌入)在下金属化层(例如形成有导电区303的金属化层，在图18中表示为m0)和上金属化层(未绘示)之间的金属化层(在图18中表示为m1)中。在一些实施例中，至少部分地由m1中的合金衬垫结构316和在下一个上金属化层(例如m2)中的另一合金衬垫结构包覆的第三金属材料320被配置为互连结构，以将导电部件303电连接至设置(或嵌入)在上金属化层中的另一导电部件。如此一来，第三金属材料320在此被称为“互连结构320”。当互连结构320填充具有上沟槽部分308u和
下通孔部分308l的凹槽308时，互连结构320可以承袭凹槽308的形状以包含填充上沟槽部分308u的沟槽部分和填充下通孔部分308l的导孔部分。在一些实施例中，互连结构320的沟槽部分和导孔部分彼此直接接触以形成一整块。
79.在一些实施例中，合金衬垫结构316沿着互连结构320的一些边界延伸，互连结构320嵌在包含介电层306和蚀刻停止层的金属化层m1中(或未被金属化层m1暴露出来)。在图18的范例中，合金衬垫结构316沿着金属化层m1中的边界320a、320b、320c和320d延伸。虽然未绘示，但应理解的是，嵌在下一个较高的金属化层(例如m2)中的另一合金衬垫结构可以沿着互连结构320的边界320e延伸。
80.以上概述数个实施例的部件，使得本技术领域中具有通常知识者可以更加理解本发明实施例的面向。本技术领域中具有通常知识者应该理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与本文介绍的实施例之相同目的及/或优点。本技术领域中具有通常知识者也应理解，此类等效的结构并未悖离本发明实施例的精神与范围，并且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。
81.在一实施例中，半导体装置包含嵌在第一金属化层中的互连结构，第一金属化层包含介电材料。互连结构包含第一金属材料。半导体装置包含嵌在第一金属化层中的第一衬垫结构。第一衬垫结构沿着第一金属化层中的互连结构的一或多个边界延伸。第一衬垫结构包含与一或多种掺质反应的第二金属材料，第二金属材料不同于第一金属材料。
82.在一实施例中，第二金属材料包含选自以下群组的至少一种材料：钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼(mo)、锌(zn)、铝(al)和锰(mn)。
83.在一实施例中，一或多种掺质各自包含选自以下群组的至少一种：氢原子、氢氧化物原子、氮原子、氢离子、氢氧根离子、氮离子、碳氢离子、氢自由基、氢氧根自由基、氮自由基和碳氢自由基。
84.在一实施例中，第一金属材料包含铜(cu)。
85.在一实施例中，半导体装置还包含：设置在第一金属化层的介电材料和第一衬垫结构之间的阻障层，其中阻障层包含第三金属材料的氮化物。
86.在一实施例中，互连结构包含导孔部分和直接接触导孔部分的沟槽部分。
87.在一实施例中，半导体装置还包含：嵌在第一金属化层上方的第二金属化层中的第二衬垫结构，其中第二衬垫结构包含与一或多种掺质反应的第二金属材料。
88.在一实施例中，互连结构被第一衬垫结构和第二衬垫结构包覆。
89.在一实施例中，通过等离子体制程形成与第一衬垫结构的一或多种掺质反应的第二金属材料。
90.在一实施例中，等离子体制程包含选自以下群组的至少一种等离子体制程：氢等离子体制程、氮等离子体制程、氨等离子体制程和甲醇等离子体制程。
91.在另一实施例中，半导体装置包含嵌在第一金属化层中的互连结构，第一金属化层包含介电材料。互连结构包含第一金属材料。半导体装置包含嵌在第一金属化层中的第一衬垫结构。第一衬垫结构沿着第一金属化层中的互连结构的一或多个边界延伸。第一衬垫结构包含与第一金属材料不同的多个第二金属材料中的至少第一个和第二个的合金。
92.在一实施例中，多个第二金属材料包含钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼
(mo)、锌(zn)、铝(al)和锰(mn)。
93.在一实施例中，第一金属材料包含铜(cu)。
94.在一实施例中，半导体装置还包含：设置在第一金属化层的介电材料和第一衬垫结构之间的阻障层，其中阻障层包含第三金属材料的氮化物。
95.在一实施例中，互连结构包含导孔部分和直接接触导孔部分的沟槽部分。
96.在一实施例中，半导体装置还包含嵌在第一金属化层上方的第二金属化层中的第二衬垫结构，其中第二衬垫结构包含多个第二金属材料中的第一个和第二个的合金。
97.在一实施例中，互连结构被第一衬垫结构和第二衬垫结构包覆。
98.在又一实施例中，半导体装置的形成方法包含形成至少部分地延伸穿过介电层的空腔。此方法包含形成沿着空腔延伸的衬垫结构。衬垫结构包含通过等离子体制程钝化的第一金属材料或第二金属材料和第三金属材料的合金。此方法包含用第四金属材料填充空腔以形成互连结构。第四金属材料不同于第一金属材料、第二金属材料和第三金属材料中的每一个。
99.在一实施例中，第一金属材料包含选自以下群组的至少一种材料：钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼(mo)、锌(zn)、铝(al)和锰(mn)；等离子体制程包含选自以下群组的至少一种等离子体制程：氢等离子体制程、氮等离子体制程、氨等离子体制程和甲醇等离子体制程；以及第四金属材料包含铜(cu)。
100.在一实施例中，第二金属材料和第三金属材料各自包含选自以下群组的至少一种材料：钴(co)、钌(ru)、钽(ta)、钛(ti)、钨(w)、钼(mo)、锌(zn)、铝(al)和锰(mn)；以及第四金属材料包含铜(cu)。