半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在ic芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(fet)的器件，然后在集成电路制造后段制程(back end of line，beol)中形成互连结构。
3.正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对后端(back end of line，beol)电路的性能影响很大，严重时会影响半导体器件的正常工作。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构的形成方法，提升半导体结构的电学性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底、位于所述基底上的刻蚀停止材料层、位于所述刻蚀停止材料层上的第一抗刻蚀材料层以及位于所述第一抗刻蚀材料层上的图形定义层；对所述图形定义层的多个相间隔的区域掺杂离子，掺杂有离子的所述图形定义层作为掺杂层，所述掺杂层的耐刻蚀度大于所述图形定义层的耐刻蚀度；形成所述掺杂层后，去除所述图形定义层；去除所述图形定义层后，以所述刻蚀停止材料层的顶部为刻蚀停止位置，以所述掺杂层为掩膜，刻蚀所述第一抗刻蚀材料层，形成第一抗刻蚀层；以所述基底的顶部为刻蚀停止位置，以所述第一抗刻蚀层为掩膜刻蚀所述刻蚀停止材料层，形成刻蚀停止结构。
6.可选的，所述刻蚀停止材料层包括堆叠的多个刻蚀停止子膜层，相邻所述刻蚀停止子膜层之间具有刻蚀选择比。
7.可选的，所述多个刻蚀停止子膜层构成一个或多个叠层材料层，所述叠层材料层包括第二抗刻蚀材料层和位于所述第二抗刻蚀材料层上的第三抗刻蚀材料层。
8.可选的，采用各向异性的干法刻蚀工艺刻蚀所述刻蚀停止材料层，形成所述刻蚀停止结构。
9.可选的，采用各向异性的干法刻蚀工艺刻蚀所述刻蚀停止材料层的步骤包括：进行一次或多次刻蚀处理，所述刻蚀处理用于刻蚀一个所述叠层材料层，所述刻蚀处理包括：
以所述第二抗刻蚀材料层的顶部为刻蚀停止位置，对所述第三抗刻蚀材料层进行第一刻蚀处理，形成第三抗刻蚀层；在所述第一刻蚀处理后，以所述第三抗刻蚀材料层的顶部或者以所述基底的顶部为刻蚀停止位置，对所述第二抗刻蚀材料层进行第二刻蚀处理，形成第二抗刻蚀层。
10.可选的，所述第一刻蚀处理的工艺参数包括：刻蚀气体包括sif4、nf3、chf3和c2f6中的一种或多种，刻蚀气体流量小于1000sccm，腔室压强小于50mtorr；所述第二刻蚀处理的工艺参数包括：刻蚀气体包括cf4、c3f8、c4f8、chf3和nf3中的一种或多种，刻蚀气体流量小于1000sccm，腔室压强小于50mtorr。
11.可选的，所述第二抗刻蚀材料层的材料包括：si、ge、sio或sin；所述第三抗刻蚀材料层的材料包括：si、ge、sio或sin。
12.可选的，形成所述掺杂层的步骤包括：在所述图形定义层上形成分立的第一掩膜层；以所述第一掩膜层为掩膜，在所述第一掩膜层露出的所述图形定义层中注入离子，形成所述掺杂层；所述半导体结构的形成方法包括：形成所述掺杂层后，去除所述第一掩膜层。
13.可选的，去除所述第一掩膜层的步骤包括：在所述第一掩膜层以及所述第一掩膜层之间的所述掺杂层上形成牺牲材料层，所述牺牲材料层和第一掩膜层的材料相同，所述牺牲材料层的顶面高于或齐平于所述第一掩膜层的顶面；采用无掩膜干法刻蚀工艺去除所述牺牲材料层和第一掩膜层。
14.可选的，所述半导体结构的形成方法还包括：形成所述第一掩膜层后，在所述第一掩膜层之间的所述图形定义层中注入离子前，在所述第一掩膜层的侧壁上形成第一侧墙层，所述第一侧墙层的耐刻蚀度大于所述第一掩膜层的耐刻蚀度；在所述第一掩膜层之间的所述图形定义层中注入离子的步骤中，对所述第一掩膜层和第一侧墙层露出的所述图形定义层掺杂离子。
15.可选的，对所述图形定义层的多个相间隔的区域掺杂离子的工艺参数包括：注入离子包括：b、p、c和n中的一种或多种，离子注入能量为小于30kev，离子注入角度与所述基底表面法线的夹角小于30度。
16.可选的，形成所述掺杂层后，去除所述图形定义层前，还包括：在所述掺杂层和图形定义层上形成第二掩膜层；以所述第一抗刻蚀材料层的顶部为刻蚀停止位置，以所述第二掩膜层为掩膜刻蚀所述掺杂层；所述半导体结构的形成方法还包括：以所述第二掩膜层为掩膜刻蚀所述掺杂层后，去除所述第二掩膜层。
17.可选的，以所述第二掩膜层为掩膜刻蚀所述掺杂层后，去除所述图形定义层前，还包括：在暴露出的所述图形定义层的侧壁和掺杂层的侧壁形成第二侧墙层，所述第二侧墙层的耐刻蚀度大于所述图形定义层的耐刻蚀度；以所述掺杂层为掩膜刻蚀所述第一抗刻蚀材料层的步骤中，以所述掺杂层和第二侧墙层为掩膜刻蚀所述第一抗刻蚀材料层。
18.可选的，采用湿法刻蚀工艺去除所述图形定义层。
19.可选的，所述半导体结构的形成方法还包括：利用所述刻蚀停止结构为掩膜刻蚀所述基底，形成目标图形；或者，所述半导体结构的形成方法还包括：在所述刻蚀停止结构的侧壁形成第三侧墙；形成所述第三侧墙后，去除所述刻蚀停止结构；去除所述刻蚀停止结构后，以所述第三侧墙为掩膜，刻蚀所述基底，形成目标图形。
20.可选的，所述基底包括介电层；刻蚀所述基底，形成目标图形的步骤包括：刻蚀所
述介电层，形成互连开口，所述互连开口作为所述目标图形。
21.相应的，本发明实施例提供一种半导体结构，包括：基底；刻蚀停止材料层，位于所述基底上；第一抗刻蚀材料层，位于所述刻蚀停止材料层上；图形定义层，位于所述第一抗刻蚀材料层上；多个相间隔的掺杂层，贯穿所述图形定义层，所述掺杂层通过对所述图形定义层的多个相间隔的区域掺杂离子所获得，所述掺杂层的耐刻蚀度大于所述图形定义层的耐刻蚀度。
22.可选的，所述刻蚀停止材料层包括堆叠的多个刻蚀停止子膜层，相邻所述刻蚀停止子膜层之间具有刻蚀选择比。
23.可选的，所述多个刻蚀停止子膜层构成一个或多个叠层材料层，所述叠层材料层包括第二抗刻蚀材料层和位于所述第二抗刻蚀材料层上的第三抗刻蚀材料层。
24.可选的，所述第二抗刻蚀材料层的材料包括：si、ge、sio或sin；所述第三抗刻蚀材料层的材料包括：si、ge、sio或sin。
25.与现有技术相比，本发明实施例的技术方案具有以下优点：
26.本发明实施例提供的所述半导体结构的形成方法中，所述掺杂层采用掺杂离子的方式形成，因为离子注入角度的缘故，易导致形成的掺杂层具有底部凸角。考虑到底部凸角的问题，本发明实施例在基底和第一抗刻蚀材料层之间形成了刻蚀停止材料层，因此，形成第一抗刻蚀层的过程中，以所述刻蚀停止材料层的顶部为刻蚀停止位置，使得所述掺杂层中的底部凸角不易传递到所述第一抗刻蚀层中，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，使得所述第一抗刻蚀层的形成质量较好；同理，形成刻蚀停止结构的过程中，以所述基底的顶部为刻蚀停止位置，这进一步减小了底部凸角现象对所述刻蚀停止结构的影响，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，最终使得所述刻蚀停止结构的形成质量较好。综上，利用所述刻蚀停止结构为掩膜刻蚀基底所形成互连开口，所述互连开口的形成质量好，所述互连开口作为目标图形，后续在所述互连开口中形成的互连结构不易出现桥接或者断路等情况，有利于提高半导体结构的电学性能。
附图说明
27.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
28.图6至图8是另一种半导体结构的形成方法中各步骤对应的结构示意图；
29.图9至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图
具体实施方式
30.目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
31.参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
32.如图1所示，提供基底1、位于所述基底1上的抗刻蚀材料层2和位于所述抗刻蚀材料层2上的图形定义层3；在所述图形定义层3上形成掩膜层4。
33.如图2所示，以所述掩膜层4为注入掩膜，在所述掩膜层4之间的所述图形定义层3中掺杂离子，形成掺杂层5，所述掺杂层5的耐刻蚀度大于所述图形定义层3的耐刻蚀度。
34.如图3所示，形成掺杂层5后，去除所述掩膜层4；去除所述掩膜层4后，去除所述图形定义层3。
35.如图4所示，以所述掺杂层5为掩膜刻蚀所述抗刻蚀材料层2，形成抗刻蚀层9。
36.如图5所示，以所述掺杂层5和抗刻蚀层9为掩膜刻蚀所述基底1，形成衬底6以及位于所述衬底6上的目标图形7；在所述目标图形7之间的所述衬底6上形成互连结构8。
37.所述掺杂层5通过离子注入工艺形成，因为离子注入角度的缘故，掩膜层4底部的所述图形定义层3中易掺杂有离子，导致形成的掺杂层5具有底部凸角，且还易导致较薄的所述掩膜层4两侧的所述掺杂层5连接在一起(如图2中b所示)。形成抗刻蚀层9的过程中，所述抗刻蚀材料层2的被刻蚀速率大于所述掺杂层5的被刻蚀速率，连接区域b的掺杂层5起到掩膜作用，相应的，形成抗刻蚀层9后，连接区域b底部的抗刻蚀材料层2的刻蚀量较小，导致形成的抗刻蚀层9之间存在连通区域c(如图4所示)。形成目标图形7的过程中，所述基底1的被刻蚀速率大于所述抗刻蚀层9的被刻蚀速率，连通区域c起到掩膜作用，可能会导致区域c底部的基底1未被刻蚀，形成互连结构8的过程中，基底1中的a区域未形成互连结构8，互连结构8中存在断路，导致半导体结构的电学性能不佳。
38.参考图6至图8，示出了另一种半导体结构的形成方法中各步骤对应的结构示意图。本形成方法与前一种形成方法的相同之处，在此不再赘述。本形成方法与前一种形成方法的不同之处在于：
39.所述掺杂层50通过离子注入工艺形成，掺杂离子在掺杂过程中，能量逐渐衰减，导致图形定义层(图中未示出)顶部的掺杂离子的掺杂剂量高于所述图形定义层底部的掺杂离子的掺杂剂量，因此，在刻蚀去除所述图形定义层的过程中，所述掺杂层50底部的耐刻蚀度小于掺杂层50顶部的耐刻蚀度，为了使掺杂层50不具有底部凸角，通常会增大刻蚀所述图形定义层30的工艺时间，这会导致去除所述图形定义层后，掺杂层50的底部尺寸小于所述掺杂层50的顶部尺寸。后续以所述掺杂层50为掩膜刻蚀所述抗刻蚀材料层20，形成的抗刻蚀层90的底部尺寸小于所述抗刻蚀层90的顶部尺寸。在以所述抗刻蚀层90和掺杂层50为掩膜刻蚀基底10，形成衬底60和位于所述衬底60上的目标图形70的过程中，会导致形成的目标图形70的底部尺寸小于所述目标图形70的顶部尺寸，相应的，形成在所述目标图形70之间的互连结构80的底部挨得过近易导致发生桥接，导致半导体结构的电学性能不佳。
40.为了解决所述技术问题，提供基底、位于所述基底上的刻蚀停止材料层、位于所述刻蚀停止材料层上的第一抗刻蚀材料层以及位于所述第一抗刻蚀材料层上的图形定义层；对所述图形定义层的多个相间隔的区域掺杂离子，掺杂有离子的所述图形定义层作为掺杂层，所述掺杂层的耐刻蚀度大于所述图形定义层的耐刻蚀度；形成所述掺杂层后，去除所述图形定义层；去除所述图形定义层后，以所述刻蚀停止材料层的顶部为刻蚀停止位置，以所述掺杂层为掩膜，刻蚀所述第一抗刻蚀材料层，形成第一抗刻蚀层；以所述基底的顶部为刻蚀停止位置，以所述第一抗刻蚀层为掩膜刻蚀所述刻蚀停止材料层，形成刻蚀停止结构。
41.本发明实施例提供的所述半导体结构的形成方法中，所述掺杂层采用掺杂离子的方式形成，因为离子注入角度的缘故，易导致形成的掺杂层具有底部凸角。考虑到底部凸角的问题，本发明实施例在基底和第一抗刻蚀材料层之间形成了刻蚀停止材料层，因此，形成第一抗刻蚀层的过程中，以所述刻蚀停止材料层的顶部为刻蚀停止位置，使得所述掺杂层中的底部凸角不易传递到所述第一抗刻蚀层中，且还能够避免各区域刻蚀速率不一致而引
起的刻蚀过量或刻蚀不足的问题，使得所述第一抗刻蚀层的形成质量较好；同理，形成刻蚀停止结构的过程中，以所述基底的顶部为刻蚀停止位置，这进一步减小了底部凸角现象对所述刻蚀停止结构的影响，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，最终使得所述刻蚀停止结构的形成质量较好。综上，利用所述刻蚀停止结构为掩膜刻蚀基底所形成互连开口，所述互连开口的形成质量好，所述互连开口作为目标图形，后续在所述互连开口中形成的互连结构不易出现桥接或者断路等情况，有利于提高半导体结构的电学性能。
42.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
43.图9至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
44.参考图9，提供基底100、位于所述基底100上的有刻蚀停止材料层(图中未标示)、位于所述刻蚀停止材料层上的第一抗刻蚀材料层102以及位于所述第一抗刻蚀材料层102上的图形定义层103。
45.所述基底100为后续刻蚀形成目标图形做准备。
46.本实施例中，所述基底100包括介电层。具体的，所述介电层的材料为低k介质材料，有利于降低导电层之间的寄生电容，进而有利于减小后段rc延迟。
47.本实施例中，所述介电层的材料包括sicoh。
48.刻蚀停止材料层为后续形成刻蚀停止结构做准备。
49.所述刻蚀停止材料层包括堆叠的多个刻蚀停止子膜层，相邻所述刻蚀停止子膜层之间具有刻蚀选择比。
50.后续刻蚀所述刻蚀停止材料层的过程中，刻蚀所述多个刻蚀停止子膜层，相邻所述刻蚀停止子膜层之间具有刻蚀选择比，能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，有利于提高所述刻蚀停止结构的形成质量。
51.具体的，所述多个刻蚀停止子膜层构成一个或多个叠层材料层101，所述叠层材料层101包括第二抗刻蚀材料层1011和位于所述第二抗刻蚀材料层1011上的第三抗刻蚀材料层1012(图9中仅示意出一个叠层材料层101)。所述叠层材料层101包括第二抗刻蚀材料层1011和第三抗刻蚀材料层1012，也就是说所述刻蚀停止材料层包括两种刻蚀停止子膜层，不需要通过过多的工艺流程来形成叠层材料层101，有利于提高形成所述刻蚀停止材料层的工艺兼容性。其他实施例中，所述一个叠层材料层中的刻蚀停止子膜层的数量还可以为三个、四个或五个。
52.具体的，所述第二抗刻蚀材料层1011的材料包括si、ge、sio或sin。本实施例中，所述第二抗刻蚀材料层1011的材料包括sio。
53.具体的，所述第三抗刻蚀材料层1012的材料包括：si、ge、sio或sin。本实施例中，所述第三抗刻蚀材料层1012的材料包括si。
54.第一抗刻蚀材料层102，为后续形成第一抗刻蚀层做准备。
55.具体的，所述第一抗刻蚀材料层102的材料包括sion、sibcn、sicn、sin。本实施例中，所述第一抗刻蚀材料层102的材料包括sion。
56.图形定义层103用于为后续形成掺杂层提供工艺平台。
57.本实施例中，所述图形定义层103的材料为无定形硅。无定形硅是工艺中常用的材料，形成工艺简单，有利于降低半导体结构的工艺成本。其他实施例中，所述图形定义层的材料还可以为氧化硅。
58.参考图10至图13，对所述图形定义层103的多个相间隔的区域掺杂离子，掺杂有离子的所述图形定义层103作为掺杂层104，所述掺杂层104的耐刻蚀度大于所述图形定义层103的耐刻蚀度。
59.所述掺杂层104作为后续刻蚀第一抗刻蚀材料层102的刻蚀掩膜。
60.形成所述掺杂层104的步骤包括：在所述图形定义层103上形成分立的第一掩膜层105(如图11所示)；以所述第一掩膜层105为掩膜，在所述第一掩膜层105露出的所述图形定义层103中注入离子，形成所述掺杂层104。
61.如图10和图11所示，所述第一掩膜层105的形成步骤包括：在所述图形定义层103上形成第一有机材料层106、位于所述第一有机材料层106上的第一底部抗反射层107以及位于所述第一底部抗反射层107上的第一光刻胶层108，所述第一光刻胶层108中具有第一开口109；刻蚀所述第一开口109露出的所述第一底部抗反射层107和第一有机材料层106，剩余的所述第一有机材料层106作为第一掩膜层105。
62.本实施例中，形成所述第一掩膜层105的步骤中，所述第一光刻胶层108和第一底部抗反射层107均被消耗。其他实施例中，形成所述第一掩膜层后，所述第一底部抗反射层还可以存在。
63.如图12所示，采用离子注入方式对所述第一掩膜层105露出的所述图形定义层103掺杂离子，形成掺杂层104。离子注入工艺具有操作简单，工艺成本低等特点。
64.在所述第一掩膜层105露出的所述图形定义层103中注入离子的工艺参数包括：注入离子包括：b、p、c和n中的一种或多种。
65.需要说明的是，掺杂离子的注入能量不宜过大。若所述掺杂离子注入能量过大，易使得所述掺杂离子穿过图形定义层103进入所述第一抗刻蚀材料层102中，不利于增大所述掺杂层104与所述图形定义层103的刻蚀选择比，后续以所述掺杂层104为掩膜刻蚀所述第一抗刻蚀材料层102时，所述掺杂层104易过早被消耗，所述掺杂层104不易很好的起到掩膜的作用，导致所述第一抗刻蚀层的形成质量较差，后续依据第一抗刻蚀层图形传递得到的目标图形的形成质量较差。本实施例中，掺杂离子的注入能量小于30kev。
66.所述离子注入方向与所述基底100表面法线的夹角不宜过大。后续以所述掺杂层104为掩膜刻蚀所述第一抗刻蚀材料层102形成第一抗刻蚀层。若离子注入方向与所述基底100表面的夹角过大，根据遮蔽效应(shadow effect)，离子不易注入所述图形定义层103中，从而所述图形定义层103与掺杂层104的刻蚀选择比较小，在以所述掺杂层104为掩膜刻蚀所述第一抗刻蚀材料层102的过程中，所述掺杂层104不易很好的起到掩膜的作用，导致所述第一抗刻蚀层的形成质量较差，后续依据第一抗刻蚀层图形传递得到的目标图形的形成质量较差。本实施例中，所述离子注入的方向与所述基底100表面法线的夹角为小于30度。
67.所述半导体结构的形成方法还包括：形成所述第一掩膜层105后，在所述第一掩膜层105之间的所述图形定义层103中注入离子前，在所述第一掩膜层105的侧壁上形成第一侧墙层110，所述第一侧墙层110的耐刻蚀度大于所述第一掩膜层105的耐刻蚀度。
68.所述第一侧墙层110在后续对所述第一掩膜层105之间的所述图形定义层103掺杂离子的过程中，能够使得掺杂离子不易进入所述第一掩膜层105中，使得后续所述第一掩膜层105易被去除；此外，以垂直于所述第一掩膜层105的延伸方向为横向，所述第一侧墙层110减小了所述图形定义层103露出的区域，使得所述掺杂层104的横向宽度较小。
69.相应的，在所述第一掩膜层105之间的所述图形定义层103中注入离子的步骤中，对所述第一掩膜层105和第一侧墙层110露出的所述图形定义层103掺杂离子。
70.所述第一侧墙层110的材料包括：tin、tio或sin。本实施例中，所述第一侧墙层110的材料为sin。
71.所述第一侧墙层110的形成步骤包括：在所述第一掩膜层105以及所述第一掩膜层105露出的所述图形定义层103上形成第一侧墙材料层(图中未示出)；去除所述第一掩膜层105顶面，以及所述图形定义层103表面的第一侧墙材料层，剩余的位于所述第一掩膜层105侧壁上的所述第一侧墙材料层作为第一侧墙层110。
72.如图13所示，所述半导体结构的形成方法还包括：形成所述掺杂层104后，去除所述第一掩膜层105。
73.去除所述第一掩膜层105的步骤包括：在所述第一掩膜层105以及所述第一掩膜层105之间的所述掺杂层104上形成牺牲材料层(图中未示出)，所述牺牲材料层和第一掩膜层105的材料相同，所述牺牲材料层的顶面高于或齐平于所述第一掩膜层的顶面；采用无掩膜干法刻蚀工艺去除所述牺牲材料层和第一掩膜层105。
74.所述牺牲材料层能够使得所述掺杂层104不易被暴露，在去除所述第一掩膜层105的过程中，所述掺杂104不易受损伤，且因为所述牺牲材料层和所述第一掩膜层105的材料相同，所述牺牲材料层与所述图形定义层103的材料不同，在采用无掩膜刻蚀工艺刻蚀所述牺牲材料层和第一掩膜层105的过程中，能够以所述图形定义层103和掺杂层104的顶部为刻蚀停止位置，能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
75.其他实施例中，因为所述第一掩膜层是通过刻蚀所述第一有机材料层而形成的，所述第一掩膜层的材料也为有机材料，形成牺牲材料层后，还可以采用灰化工艺去除所述第一掩膜层和牺牲材料层。
76.需要说明的是，在去除所述第一掩膜层105和牺牲材料层的过程中，所述第一侧墙层110也被去除。
77.参考图14和图15，所述半导体结构的形成方法还包括：形成所述掺杂层104后，去除所述图形定义层103前，在所述掺杂层104和图形定义层103上形成第二掩膜层(图中未示出)；以所述第一抗刻蚀材料层102的顶部为刻蚀停止位置，以所述第二掩膜层为掩膜刻蚀所述掺杂层104。
78.以所述第二掩膜层为掩膜刻蚀所述掺杂层104能够去除部分区域的所述掺杂层104，或者减小部分区域所述掺杂层104的横向宽度，使得剩余的所述掺杂层104能够满足工艺需求。
79.所述第二掩膜层的形成步骤包括：在所述图形定义层103和掺杂层104上形成第二有机材料层112、位于所述第二有机材料层112上的第二底部抗反射层113以及位于所述第二底部抗反射层113上的第二光刻胶层114，所述第二光刻胶层114中具有第二开口115；刻蚀所述第二开口115露出的所述第二底部抗反射层113和第二有机材料层112，剩余的所述
第二有机材料层112作为所述第二掩膜层。
80.本实施例中，形成所述第二掩膜层的步骤中，所述第二光刻胶层114和第二底部抗反射层113均被消耗，其他实施例中，形成所述第二掩膜层后，所述第二底部抗反射层还可以存在。
81.本实施例中，以第二掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述掺杂层104。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，且采用干法刻蚀工艺的过程中能够以第一抗刻蚀材料层102的顶部为刻蚀停止位置。
82.所述半导体结构的形成方法还包括：以所述第二掩膜层为掩膜刻蚀所述掺杂层104后，去除所述第二掩膜层。
83.去除所述第二掩膜层的步骤参考前续去除所述第一掩膜层105的步骤，在此不再赘述。
84.参考图16和图17，形成所述掺杂层104后，去除所述图形定义层103。
85.去除所述图形定义层103为后续以所述掺杂层104为掩膜刻蚀所述第一抗刻蚀材料层102做准备。
86.本实施例中，采用湿法刻蚀工艺去除所述图形定义层103。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
87.所述半导体结构的形成方法还包括：以所述第二掩膜层为掩膜刻蚀所述掺杂层104后，去除所述图形定义层103前，还包括：在暴露出的所述图形定义层103的侧壁和掺杂层104的侧壁形成第二侧墙层111，所述第二侧墙层111的耐刻蚀度大于所述图形定义层103的耐刻蚀度。
88.在去除所述图形定义层103的步骤中，所述第二侧墙层111和掺杂层104被保留，所述第二侧墙层111和掺杂层104作为后续刻蚀所述第一抗刻蚀材料层102的刻蚀掩膜，通过形成第二侧墙层111，使得所述第二侧墙层111和掺杂层104构成的掩膜满足工艺需求，从而后续能够形成满足工艺需求的第一抗刻蚀层。
89.所述第二侧墙层111的材料包括：tin、tio或sin。本实施例中，所述第二侧墙层111的材料为sin。
90.所述第二侧墙层111的形成步骤包括：在所述图形定义层103和掺杂层104上，以及所述图形定义层103和掺杂层104露出的所述第一抗刻蚀材料层102上形成第二侧墙材料层(图中未示出)；去除所述图形定义层103和掺杂层104顶面，以及所述第一抗刻蚀材料层102表面的第二侧墙材料层，剩余的位于暴露出的所述图形定义层103的侧壁和掺杂层104的侧壁的所述第二侧墙材料层作为第二侧墙层111。
91.参考图18，去除所述图形定义层103后，以所述刻蚀停止材料层的顶部为刻蚀停止位置，以所述掺杂层104为掩膜，刻蚀所述第一抗刻蚀材料层102，形成第一抗刻蚀层116。
92.所述第一抗刻蚀层116作为后续刻蚀所述刻蚀停止材料层的刻蚀掩膜。
93.本实施例中，以所述掺杂层104为掩膜采用各向异性的干法刻蚀工艺刻蚀第一抗刻蚀材料层102，形成第一抗刻蚀层116。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，使得所述第一抗刻蚀层116不易存在底部凸角，有利于使所述第一抗刻蚀层116的形貌满足工艺需求；且采用干法刻蚀工艺刻蚀所述第一抗刻蚀材料层102的过程中，能够以刻蚀停止材料层的顶部为刻蚀停止位置。
94.需要说明的是，以所述掺杂层104为掩膜刻蚀所述第一抗刻蚀材料层102的步骤中，以所述掺杂层104和第二侧墙层111为掩膜刻蚀所述第一抗刻蚀材料层102，形成所述第一抗刻蚀层116。
95.参考图19和图20，以所述基底100的顶部为刻蚀停止位置，以所述第一抗刻蚀层116为掩膜刻蚀所述刻蚀停止材料层，形成刻蚀停止结构117。
96.所述掺杂层104采用掺杂离子的方式形成，因为离子注入角度的缘故，易导致形成的掺杂层104具有底部凸角。考虑到底部凸角的问题，本发明实施例在基底和第一抗刻蚀材料层102之间形成了刻蚀停止材料层，因此，形成第一抗刻蚀层116的过程中，以所述刻蚀停止材料层的顶部为刻蚀停止位置，使得所述掺杂层104中的底部凸角不易传递到所述第一抗刻蚀层116中，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，使得所述第一抗刻蚀层116的形成质量较好；同理，形成刻蚀停止结构117的过程中，以所述基底的顶部为刻蚀停止位置，这进一步减小了底部凸角现象对所述刻蚀停止结构117的影响，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，最终使得所述刻蚀停止结构117的形成质量较好。综上，利用所述刻蚀停止结构117为掩膜刻蚀基底100所形成互连开口，所述互连开口的形成质量好，所述互连开口作为目标图形，后续在所述互连开口中形成的互连结构不易出现桥接或者断路等情况，有利于提高半导体结构的电学性能。
97.本实施例中，采用各向异性的干法刻蚀工艺刻蚀所述刻蚀停止材料层，形成所述刻蚀停止结构117。各向异性的干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述刻蚀停止结构117不易存在底部凸角，使得刻蚀停止结构117的形貌满足工艺需求，且采用各向异性的干法刻蚀工艺刻蚀所述刻蚀停止材料层的过程中，能够以基底100的顶部为刻蚀停止位置；此外，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀第二抗刻蚀材料层1171和第三抗刻蚀材料层1172，简化了工艺步骤。
98.具体的，采用各向异性的干法刻蚀工艺刻蚀所述刻蚀停止材料层的步骤包括：进行一次或多次刻蚀处理，所述刻蚀处理用于刻蚀一个所述叠层材料层101，所述刻蚀处理包括：以所述第二抗刻蚀材料层1011的顶部为刻蚀停止位置，对所述第三抗刻蚀材料层1012进行第一刻蚀处理，形成第三抗刻蚀层1172；在所述第一刻蚀处理后，以所述第三抗刻蚀材料层1012的顶部或者以所述基底100的顶部为刻蚀停止位置，对所述第二抗刻蚀材料层1011进行第二刻蚀处理，形成第二抗刻蚀层1171。
99.所述第一刻蚀处理的过程中，以所述第二抗刻蚀材料层1011的顶部为刻蚀停止位置，使得所述第一抗刻蚀层116中的底部凸角不易传递到第三抗刻蚀层1172中，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，使得所述第三抗刻蚀层1172的形成质量较好。
100.所述第二刻蚀处理的过程中，以所述第三抗刻蚀材料层1012的顶部或者基底100的顶部为刻蚀停止位置，使得所述第三抗刻蚀层1172中的底部凸角不易传递到第二抗刻蚀层1171中，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，使得所述第二抗刻蚀层1171的形成质量较好。
101.所述第一刻蚀处理的工艺参数包括：刻蚀气体包括sif4、nf3、chf3和c2f6中的一种或多种。
102.需要说明的是，第一刻蚀处理的刻蚀气体的流量不宜过大。若所述刻蚀气体的流量过大，易导致腔室中的压强过大，刻蚀气体刻蚀第一抗刻蚀层116露出的第三抗刻蚀材料层1012的速率较快，易导致形成的第三抗刻蚀层1172侧壁的粗糙度过大，另外，刻蚀气体的流量过大，还易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。本实施例中，第一刻蚀处理的刻蚀气体的刻蚀气体流量小于1000sccm。
103.需要说明的是，第一刻蚀处理的腔室压强不宜过大。若所述第一刻蚀处理的腔室压强过大，第一抗刻蚀层116露出的所述第三抗刻蚀材料层1012的去除速率较快，容易降低第一刻蚀处理的工艺控制性和反应速率均匀性，且若腔室压强过大还会导致刻蚀第三抗刻蚀材料层1012产生的副产物的分解速率过慢，易导致形成的第三抗刻蚀层1172存在底部凸角。本实施例中，第一刻蚀处理的腔室压强小于50mtorr。
104.所述第二刻蚀处理的工艺参数包括：刻蚀气体包括cf4、c3f8、c4f8、chf3和nf3中的一种或多种。
105.需要说明的是，第二刻蚀处理的刻蚀气体的流量不宜过大。若所述刻蚀气体的流量过大，易导致腔室中的压强过大，刻蚀气体刻蚀第二抗刻蚀层1171露出的第二抗刻蚀材料层1011的速率较快，易导致形成的第二抗刻蚀层1171侧壁的粗糙度过大，另外，刻蚀气体的流量过大，还易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。本实施例中，第二刻蚀处理的刻蚀气体流量小于1000sccm。
106.需要说明的是，第二刻蚀处理的腔室压强不宜过大。若所述第二刻蚀处理的腔室压强过大，第三抗刻蚀层1172露出的所述第二抗刻蚀材料层1011的去除速率较快，容易降低第二刻蚀处理的工艺控制性和反应速率均匀性，且若腔室压强过大还会导致刻蚀第二抗刻蚀材料层1011产生的副产物的分解速率过慢，易导致形成的第二抗刻蚀层1171存在底部凸角。本实施例中，第二刻蚀处理的腔室压强小于50mtorr。
107.参考图21，所述半导体结构的形成方法还包括：利用所述刻蚀停止结构117刻蚀所述基底100，形成目标图形。
108.所述目标图形为后续形成互连结构提供空间。
109.具体的，形成目标图形的步骤包括：刻蚀所述介电层，形成互连开口118，所述互连开口118作为所述目标图形。
110.在其他实施例中，所述半导体结构的形成方法还可以包括：在所述刻蚀停止结构的侧壁形成第三侧墙；形成所述第三侧墙后，去除所述刻蚀停止结构；去除所述刻蚀停止结构后，以所述第三侧墙为掩膜，刻蚀所述基底，形成目标图形。
111.相应的，结合参考图13，本发明实施例还提供一种半导体结构。
112.所述半导体结构包括：基底100；刻蚀停止材料层，位于所述基底100上；第一抗刻蚀材料层102，位于所述刻蚀停止材料层上；图形定义层103，位于所述第一抗刻蚀材料层102上；多个相间隔的掺杂层104，贯穿所述图形定义层103，所述掺杂层104通过对所述图形定义层103的多个相间隔的区域掺杂离子所获得，所述掺杂层104的耐刻蚀度大于所述图形定义层103的耐刻蚀度。
113.所述掺杂层104采用掺杂离子的方式形成，因为离子注入角度的缘故，易导致形成的掺杂层104具有底部凸角。考虑到底部凸角的问题，基底100和第一抗刻蚀材料层102之间形成有刻蚀停止材料层，因此，后续形成第一抗刻蚀层的过程中，以所述刻蚀停止材料层的
顶部为刻蚀停止位置，使得所述掺杂层104中的底部凸角不易传递到所述第一抗刻蚀层中，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，使得所述第一抗刻蚀层的形成质量较好；同理，后续形成刻蚀停止结构的过程中，以所述基底100的顶部为刻蚀停止位置，这进一步减小了底部凸角现象对所述刻蚀停止结构的影响，且还能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，最终使得所述刻蚀停止结构的形成质量较好。综上，利用所述刻蚀停止结构为掩膜刻蚀基底100所形成互连开口，所述互连开口的形成质量好，所述互连开口作为目标图形，后续在所述互连开口中形成的互连结构不易出现桥接或者断路等情况，有利于提高半导体结构的电学性能。
114.所述基底100为后续刻蚀形成目标图形做准备。
115.本实施例中，所述基底100包括介电层。具体的，所述介电层的材料为低k介质材料，有利于降低导电层之间的寄生电容，进而有利于减小后段rc延迟。
116.本实施例中，所述介电层的材料包括sicoh。
117.刻蚀停止材料层为后续形成刻蚀停止结构做准备。
118.所述刻蚀停止材料层包括堆叠的多个刻蚀停止子膜层，相邻所述刻蚀停止子膜层之间具有刻蚀选择比。
119.后续刻蚀所述刻蚀停止材料层的过程中，刻蚀所述多个刻蚀停止子膜层，相邻所述刻蚀停止子膜层之间具有刻蚀选择比，能够避免各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，有利于提高所述刻蚀停止结构的形成质量。
120.具体的，所述多个刻蚀停止子膜层构成一个或多个叠层材料层101，所述叠层材料层101包括第二抗刻蚀材料层1011和位于所述第二抗刻蚀材料层1011上的第三抗刻蚀材料层1012(图9中仅示意出一个叠层材料层101)。所述叠层材料层101包括第二抗刻蚀材料层1011和第三抗刻蚀材料层1012，也就是说所述刻蚀停止材料层包括两种刻蚀停止子膜层，不需要通过过多的工艺流程来形成叠层材料层101，有利于提高形成所述刻蚀停止材料层的工艺兼容性。其他实施例中，所述一个叠层材料层中的刻蚀停止子膜层的数量还可以为三个、四个或五个。
121.具体的，所述第二抗刻蚀材料层1011的材料包括si、ge、sio或sin。本实施例中，所述第二抗刻蚀材料层1011的材料包括sio。
122.具体的，所述第三抗刻蚀材料层1012的材料包括：si、ge、sio或sin。本实施例中，所述第三抗刻蚀材料层1012的材料包括si。
123.第一抗刻蚀材料层102，为后续形成第一抗刻蚀层做准备。
124.具体的，所述第一抗刻蚀材料层102的材料包括sion、sibcn、sicn、sin。本实施例中，所述第一抗刻蚀材料层102的材料为sion。
125.图形定义层103用于为后续形成掺杂层提供工艺平台。
126.本实施例中，所述图形定义层103的材料为无定形硅。无定形硅是工艺中常用的材料，形成工艺简单，有利于降低半导体结构的工艺成本。其他实施例中，所述图形定义层的材料还可以为氧化硅。
127.所述掺杂层104作为后续刻蚀第一抗刻蚀材料层102的刻蚀掩膜。
128.本实施例中，所述掺杂层104中掺杂有b、p、c和n中的一种或多种。
129.本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采
用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
130.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。