半导体晶圆及半导体装置的制造方法与流程

1.实施方式的发明涉及一种半导体晶圆及半导体装置的制造方法。


背景技术：

2.在半导体元件的制造中，存在使用未形成半导体元件的npw(non product wafer，非成品晶圆)的情况。此外，已知在半导体晶圆上三维地配置存储单元的半导体元件。
3.[现有技术文献]
[0004]
[专利文献]
[0005]
专利文献1：国际公开第2015
‑
012874号
[0006]
专利文献2：国际公开第2010
‑
114887号


技术实现要素：

[0007]
实施方式的发明要解决的问题是提供一种表面积更大的半导体晶圆。
[0008]
实施方式的半导体晶圆具备表面，所述表面具有至少一个包含内壁面的槽。槽的内壁面露出。
附图说明
[0009]
图1是半导体晶圆的外观示意图。
[0010]
图2是表示半导体晶圆的结构例的俯视示意图。
[0011]
图3是表示半导体晶圆的结构例的截面示意图。
[0012]
图4是表示半导体晶圆的结构例的俯视示意图。
[0013]
图5是表示区域101与区域102的交界部的俯视示意图。
[0014]
图6是用于说明半导体晶圆的制造方法例的示意图。
[0015]
图7是用于说明半导体晶圆的制造方法例的示意图。
[0016]
图8是用于说明半导体晶圆的制造方法例的示意图。
[0017]
图9是用于说明半导体晶圆的其它制造方法例的示意图。
[0018]
图10是表示半导体晶圆的其它结构例的截面示意图。
[0019]
图11是表示半导体晶圆的其它结构例的截面示意图。
[0020]
图12是表示半导体晶圆的其它结构例的截面示意图。
[0021]
图13是表示半导体晶圆的其它结构例的截面示意图。
[0022]
图14是表示半导体晶圆的其它结构例的截面示意图。
[0023]
图15是表示半导体装置的结构例的截面示意图。
[0024]
图16是表示半导体制造装置的构成例的示意图。
[0025]
图17是表示半导体元件的结构例的示意图。
[0026]
图18是用于说明半导体元件的制造方法例的示意图。
[0027]
图19是用于说明半导体元件的制造方法例的示意图。
具体实施方式
[0028]
以下，参照图式对实施方式进行说明。图式所记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比率等有与实物不同的情况。此外，在实施方式中，对实质上相同的构成要素标注相同的符号且适当省略说明。
[0029]
(半导体晶圆的结构例)
[0030]
图1是半导体晶圆的外观示意图，图2是表示半导体晶圆的结构例的俯视示意图，表示包含半导体晶圆的x轴及与x轴正交的y轴的x
‑
y平面的一部分。图3是表示半导体晶圆的结构例的截面示意图，表示包含x轴以及与x轴及y轴正交的z轴的x
‑
z剖面的一部分。
[0031]
半导体晶圆1是npw，是为了对成膜、蚀刻、及其它半导体制造中的各工艺预先进行评估/测定而使用的晶圆。例如，用于对晶圆表面使原料气体反应而形成薄膜的cvd(chemical vapor deposition，化学气相沉积)、ald(atomic layer deposition，原子层沉积)等的成膜工艺、或对晶圆表面供给等离子体而蚀刻薄膜的cde(chemical dry etching，化学干式蚀刻)、对表面供给原料气体而蚀刻薄膜的ale(atomic layer etching，原子层蚀刻)、供给液体的湿式蚀刻(wet etching)等的蚀刻工艺的评估/测定。此外，还用于所述工艺的再现性试验等。另外，有在与已形成半导体元件的晶圆相同的处理室内进行处理的情况。也可将实施方式的半导体晶圆1称为虚设晶圆或试片等。
[0032]
半导体晶圆1包含：表面10a，在x轴方向及y轴方向上延伸；及表面10b，是表面10a的相反面。表面10a的表面积优选为与已形成半导体元件或者形成中途的半导体晶圆的元件形成面的表面积为相同程度。例如可将硅晶圆、碳化硅晶圆、玻璃晶圆、石英晶圆、蓝宝石晶圆、或gaas衬底等化合物半导体晶圆用作半导体晶圆1。另外，半导体晶圆1的形状并不限定为图1所示的形状，例如也可为具有定向平面的形状。
[0033]
表面10a具有包含至少一个槽11的图案。槽11包含内壁面11a。内壁面11a露出在表面10a。在设置多个槽11的情况下，多个槽11如图2所示这样，沿着表面10a的x轴方向并排设置，且沿着表面10a的y轴方向线状延伸。槽11的长边方向的长度l例如为4μm以上，优选为40μm以上。沿着x轴方向相邻的槽11的间隔例如为0.4μm以上、14μm以下，优选为1μm以下。沿着x轴方向相邻的槽11的端部可沿着y轴方向相互偏移。
[0034]
槽11的纵横比例如为50以上、1750以下。纵横比通过图3所示的槽11的深度d相对于槽11的宽度w的比来定义。槽11的宽度w例如为0.4μm以上、14μm以下。槽11的深度d例如为20μm以上、半导体晶圆1的厚度以下，可贯通槽11。表面10a的表面积与未形成槽11的情况的表面积相比，例如为50倍以上，优选为100倍以上。即，可换句话说：当在表面10b未形成槽等的情况下，为表面10b的50倍以上，优选为100倍以上。
[0035]
槽11优选为例如距表面10a的深度d为20μm以上，且纵横比为50以上。由此，可增大表面10a的表面积且实现容易去除形成在表面10a的膜的槽11。
[0036]
槽11可隔着间隔壁12而形成。如果槽11的长度l、深度d、纵横比变大，那么槽11容易坍塌而变形。对此，通过设置间隔壁12，由于可通过间隔壁12作为梁发挥功能而对槽11进行支持，因此可抑制槽11的变形。
[0037]
为了抑制槽11的变形，间隔壁12优选为在y轴方向上以例如100μm以上的间隔设置。此外，优选的是多个间隔壁12的y轴方向的长度相同。进而，沿着x轴方向相邻的槽11的间隔壁12的位置如图2所示这样，可沿着y轴方向相互偏移，且相邻的槽11之间的区域隔着
间隔壁12而连接。
[0038]
槽11可包含沿着互不相同的方向而延伸的多个槽。图4是表示半导体晶圆1的结构例的俯视示意图，表示x
‑
y平面的一部分。图4所示的半导体晶圆1的表面10a包含区域101、及区域102。区域101及区域102例如沿着x轴方向及y轴方向交替地配置。区域101与区域102的间隔例如为2μm以上。另外，图4表示形成在表面10a上的多个拍摄区域中的1个拍摄区域。
[0039]
图5是表示区域101与区域102的交界部的俯视示意图。区域101具有槽111，区域102具有槽112。多个槽111沿着x轴方向并排设置，且沿着y轴方向延伸。多个槽112沿着y轴方向并排设置，且沿着x轴方向延伸。另外，槽111的延伸方向(长度l方向)与槽112的延伸方向(长度l方向)并不限定于相互正交的方向，也可为相互交叉的方向。槽111及槽112包含在槽11。因此，关于槽111及槽112的其它说明可适当引用槽11的说明。另外，所述表面10a的结构也可形成在表面10b。
[0040]
半导体晶圆1如所述这样，可用作用于在半导体晶圆1上进行成膜并评估的试件。或者是，也可用作用于在半导体晶圆1上进行了成膜后进行蚀刻并评估的试件。此时，半导体晶圆1具有一对表面，所述一对表面具有不同的表面积，且由于一对表面上的成膜量的差大，因此容易翘曲。因此，假定在多个槽11全部沿着同一方向延伸的情况下，由于应力朝一方向施加，因此半导体晶圆1的翘曲容易变大。对此，通过使多个槽11在多个方向延伸，而将应力所施加的方向加以分散从而可抑制半导体晶圆1的翘曲。
[0041]
半导体晶圆1可作为试件重复利用。即，能够对半导体晶圆1连续地进行成膜工序，或者连续地进行成膜工序与蚀刻工序。因通过槽11而表面积变大，因此即便在连续成膜的情况下仍可抑制表面积的变化，即便在蚀刻的情况下仍易于将膜去除。
[0042]
表面10a如图4所示这样可更具有区域103。区域103优选为不具有槽11的平坦面。由于为平坦面，因此区域103可使用最小测定区域与设置在槽11间的平坦部相比更广的分光椭圆偏光仪、x
‑
射线光电子分光(x
‑
ray photoelectron spectroscopy，xps：x
‑
射线光电子光谱学)、荧光x射线分析、傅立叶变换红外分光亮度计(fourier transform infrared spectroscopy，ftir：傅立叶变换红外光谱仪)等测定器，例如测定形成在表面10a的膜的厚度、密度、组成。区域103的面积例如可小于区域101的面积或区域102的面积。区域103例如形成在表面10a的多个拍摄区域中的每一个区域。
[0043]
如以上那样，半导体晶圆1通过控制用于增大表面积的槽的形状，而可实现不易变形的槽11。因此，可抑制重复使用半导体晶圆1时的表面积的变化。可提供表面积更大的半导体晶圆。另外，关于所述槽11的尺寸，优选为根据所要成膜的膜的种类或膜厚来设定。
[0044]
(半导体晶圆的制造方法例)
[0045]
半导体晶圆1例如可使用触媒辅助蚀刻(metal
‑
assisted chemical etching，mace：金属辅助化学蚀刻)而制造。mace是如下一种技术：通过将在衬底表面形成有触媒层的衬底浸渍在药液中，而仅将与触媒层接触的区域大致垂直地蚀刻。
[0046]
图6至图8是用于说明半导体晶圆的制造方法例的图。半导体晶圆的制造方法例具备触媒层形成工序、蚀刻工序、及触媒层去除工序。
[0047]
在触媒层形成工序中，如图6所示这样，在半导体晶圆1的表面10a形成触媒层2。触媒层2含有例如金、银、铂、铱、钯等贵金属触媒。触媒层2例如可使用溅镀法、cvd法、镀覆法等而形成。另外，触媒层2也可以含有石墨烯等碳材料的触媒。
[0048]
在蚀刻工序中，如图7所示这样，使半导体晶圆1浸渍在第1药液(蚀刻液)中。例如可使用氢氟酸及过氧化氢溶液的混合液作为第1药液。
[0049]
如果使半导体晶圆1浸渍在第1药液中，那么在表面10a与触媒层2的接触部，表面10a的材料(例如硅)溶解于蚀刻液中。通过重复所述反应，将半导体晶圆1大致垂直地蚀刻。由此，可形成槽11。通过例如调整触媒层2的尺寸或蚀刻时间等而控制槽11的形状。
[0050]
在触媒层去除工序中，如图8所示这样，自表面10a去除触媒层2。触媒层2例如通过使半导体晶圆1含浸在第2药液而被去除。作为第2药液，例如可使用盐酸与硝酸的混合液(王水)。
[0051]
如以上那样，通过使用mace制造半导体晶圆1，即便在形成长度l、深度d且纵横比较大的槽11的情况下，仍可容易地形成。
[0052]
(半导体晶圆的其它制造方法例)
[0053]
图9是用于说明半导体晶圆1的其它制造方法例的图。在本例中，沿着半导体晶圆1的(110)面形成表面10a，且在表面10a上形成屏蔽层3，沿着半导体晶圆1的(111)面蚀刻半导体晶圆1，由此形成槽11。
[0054]
硅等的半导体晶圆1的(111)面比(110)面更稳定。因此，可通过使用例如碱性药液的碱性蚀刻沿着(111)面将半导体晶圆1大致垂直地蚀刻，即便在形成长度l、深度d且纵横比较大的槽11的情况下，仍可容易地形成槽11。
[0055]
(半导体晶圆的其它结构例)
[0056]
图10至图14是表示半导体晶圆1的其它结构例的截面示意图。另外，对与所述半导体晶圆1的说明相同的部分可适当引用所述说明。
[0057]
图10所示的半导体晶圆1的表面10a更具有形成在槽11的底部的突起13。突起13设置在槽11，例如自槽11的底面在z轴方向上延伸。突起13例如为针状。突起13例如通过在触媒层2沿着z轴方向形成贯通孔后蚀刻半导体晶圆1而形成。通过在触媒层2形成贯通孔，可更容易蚀刻表面10a与触媒层2的接触部中的面向开口的区域。另一方面，由于与表面10a不面向开口的区域不易被蚀刻，因此残存而形成针状突起13。通过形成突起13而可进一步增大表面10a的表面积。
[0058]
图11所示的半导体晶圆1的表面10a更具有多孔质区域14。多孔质区域14例如在半导体晶圆1通过相邻的槽11之间的区域被第1药液或第2药液蚀刻而形成。通过形成多孔质区域14而可进一步增大表面10a的表面积。
[0059]
如图12所示这样，可通过将填充材4a填充于多孔质区域14的空孔而封堵多孔质区域14的空孔14a。此外，如图13所示这样，可在包含多孔质区域14的表面10a整体形成保护膜4b。由此，可抑制因重复使用半导体晶圆1而多孔质区域14被进一步蚀刻。作为填充材4a及保护膜4b，优选为例如碳、硅、氮化硅、氧化硅等具有耐热性、化学耐性的材料，更优选为碳化硅、碳氮化硅。
[0060]
可通过氢环境下的退火将多孔质区域14加以溶解，由此封堵多孔质区域14的空孔14a。溶解后的表面10a如图14所示这样具有曲面。可抑制因将多孔质区域14加以溶解而多孔质区域14被蚀刻。
[0061]
(半导体装置的结构例)
[0062]
图15是表示使用半导体晶圆1的半导体装置的结构例的截面示意图。图15所示的
半导体装置具备设置在半导体晶圆1的膜5。膜5使用例如cvd装置等成膜装置而形成在表面10a上。膜5作为用于例如成膜评估的基底膜、例如用于蚀刻的蚀刻对象膜发挥功能。膜5的厚度根据用途而设定。另外，膜5可为积层膜，可形成在如图13所示的保护膜4b上。
[0063]
(半导体晶圆的使用方法例)
[0064]
作为实施方式的半导体晶圆的使用方法例，对在半导体装置的制造工序中将所述半导体晶圆1用作虚设晶圆的事例使用图16至图19进行说明。
[0065]
图16是表示半导体制造装置的构成例的示意图。图16表示lp
‑
cvd(low pressure chemical vapor deposition，lp
‑
cvd，低压化学气相沉积)装置的构成例。图16所示的半导体制造装置20具备：处理室21；及配管23，用于对处理室21内供给原料气体22。lp
‑
cvd装置20更具备未图示的真空泵、加热器、排气系统、电源、控制电路等。
[0066]
存在如下所述的情况，即：将作为虚设晶圆的半导体晶圆1与已形成半导体元件或形成中途的半导体晶圆即元件晶圆9一起搬入同一处理室21内，而同时处理半导体晶圆1与元件晶圆9。此种情况的半导体装置的制造方法例具备：将元件晶圆9载置在处理室21内的步骤、将实施方式的半导体晶圆1载置在处理室21内的步骤、及在处理室21内同时处理元件晶圆9与半导体晶圆1的步骤。另外，元件晶圆9与半导体晶圆1在相同的步骤或不同的步骤中载置在处理室21内。
[0067]
图16表示如下所述的事例，即：在处理室21内处理多个元件晶圆9时，将至少1个半导体晶圆1与多个元件晶圆9一起载置在处理室21内，同时进行成膜处理。半导体晶圆1只要至少载置1个以上即可，优选为如图16所示这样载置多个。此外，如图16所示这样，半导体晶圆1优选为至少配置在处理室21内的上部或下部区域。
[0068]
此处，对于元件晶圆9的结构例进行说明。形成在元件晶圆9的半导体元件例如是三维nand型闪存。以下，对于三维nand型闪存制造中的成膜工序进行说明。
[0069]
图17是表示半导体元件的结构例的示意图。图17所示的半导体元件具备：芯绝缘膜91；半导体通道层92；存储器膜93，包含隧道绝缘膜931、电荷蓄积层932及阻挡绝缘膜933；电极材层94；金属层95；以及绝缘层96。电极材层94作为闸极电极(字线)发挥功能。芯绝缘膜91、半导体信道层92、存储器膜93形成在存储器孔h内，构成存储单元。阻挡绝缘膜933例如为sio2膜(氧化硅膜)。电荷蓄积层932例如为sin膜(氮化硅膜)。隧道绝缘膜931例如为包含sio2膜与sion膜(氧氮化硅膜)的积层膜。半导体通道层92例如为多晶硅层。芯绝缘膜91例如为sio2膜。电极材层94、金属层95、及绝缘层96分别例如为w层(钨层)、tin膜(钛氮化膜)、及al2o3膜(氧化铝膜)。此种情况下，金属层95作为所述电极层内的障壁金属层发挥功能，绝缘层96与所述阻挡绝缘膜933一起作为阻挡绝缘膜发挥功能。
[0070]
接着，对图17所示的半导体元件的制造方法例使用图18及图19进行说明。在图18中，在硅晶圆等半导体晶圆90上形成多个牺牲层97与多个绝缘层98交替地积层而成的积层膜，在所述牺牲层97及绝缘层98内设置有槽即存储器孔h。牺牲层97是后续将要形成电极材层的区域。存储器孔h是后续将要形成存储器膜93的区域。
[0071]
半导体晶圆1例如用于在半导体元件的制造中形成存储器膜93、半导体通道层92、芯绝缘膜91，或形成电极材层94、金属层95、绝缘层96，以及包含构成存储器孔h的侧面的牺牲层97、绝缘层98在内的这些薄膜的改质处理、蚀刻处理。
[0072]
存储器膜93通过以下方法而形成：将在图18所示的多个牺牲层97与多个绝缘层98
交替地积层而成的积层体形成有存储器孔h的状态的元件晶圆9搬入处理室21内，且在存储器孔h内依序成膜阻挡绝缘膜933、电荷蓄积层932、隧道绝缘膜931。
[0073]
金属层95及绝缘层96通过以下方法而形成：将形成存储器膜93后去除多个牺牲层而在多个绝缘层98间具有空孔c的元件晶圆9搬入处理室21内，如图19所示，在空孔c内依序成膜绝缘层96及金属层95(将其称为置换工序)。
[0074]
改质处理例如在图18及图19的牺牲层97及绝缘层98、阻挡绝缘膜933、电荷蓄积层932、隧道绝缘膜、半导体通道层92的形成工序中，包含：在各个层或膜的形成后或形成中途通过利用含氧气体进行处理而实现的氧化、通过使用氨等含氮气体的气相处理而实现的氮化、通过进行热处理而实现的结晶化。此外，包含如下处理：在形成层或膜之后，形成包含硼、磷或金属等所期望的杂质的牺牲层，通过进行热处理使杂质扩散到对象层或膜中，之后将牺牲层蚀刻而去除。此外，对电极材层94、金属层95、绝缘层96也相同。
[0075]
蚀刻处理例如包含如下所述的处理：对图18的牺牲层97及绝缘层98、在图19中形成的阻挡绝缘膜933、电荷蓄积层932、隧道绝缘膜、半导体通道层92，分别在形成层或膜之后通过含有氟、氯、溴等卤素等的蚀刻气体将层或膜减薄。此外，对电极材层94、金属层95、绝缘层96也相同。
[0076]
在任一事例中都一样，将至少1个半导体晶圆1与多个元件晶圆9一起搬入处理室21内，进行同样的处理。由此，当在处理室21内的特定的位置无法获得所期望的处理结果的情况下，可将半导体晶圆1用作虚设晶圆。另外，可进行多个处理。
[0077]
半导体晶圆1如所述这样，以表面积变大的方式形成多个槽11。因此，形成具有与元件晶圆9相同程度的表面积的虚设晶圆。因此，能够进一步降低例如由表面积差引起的在处理室21内的成膜不一致，而可进一步提高元件晶圆9间或元件晶圆9面内的膜厚、膜的组成、膜密度等的均一性。即，能够制造信赖性进一步提高的半导体元件。
[0078]
另外，在本使用方法例中，以lp
‑
cvd装置为例进行了说明，但在其它半导体制造装置中也可适用半导体晶圆1。此外，半导体元件并不限定于三维nand型闪存，也可适用其它半导体元件。
[0079]
虽然对本发明的若干个实施方式进行了说明，但所述实施方式是作为例子而提出，并非意图限定发明的范围。所述新颖的实施方式可利用其它各种方式来实施，在不脱离发明的要旨的范围内，可进行各种省略、置换、变更。所述实施方式及其变化包含在发明的范围及要旨内，且包含在申请专利范围所记载的发明及其均等的范围内。