制造半导体器件的方法和半导体器件与流程

1.本技术的实施例涉及制造半导体器件的方法和半导体器件。


背景技术：

2.随着半导体行业为了追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战促进了三维设计的发展，例如多栅极场效应晶体管(fet)，包括鳍式场效应晶体管(fin fet)和全环绕栅极(gaa)fet。在鳍式fet中，栅电极与沟道区的三个侧面相邻，栅极介电层置于其间。鳍式fet的栅电极包括通过栅极替换技术形成的多层金属材料中的一层。


技术实现要素：

3.在一些实施例中，一种制造半导体器件的方法，包括：形成从设置在衬底上方的隔离绝缘层突出的鳍结构；在所述鳍结构上方形成牺牲栅极介电层；在所述牺牲栅极介电层上方形成多晶硅层；在所述多晶硅层上方形成掩模图案；以及使用所述掩模图案作为蚀刻掩模，将所述多晶硅层图案化为牺牲栅电极，其中：图案化所述多晶硅层包括：在蚀刻室的内壁上形成涂层材料层；将具有所述多晶硅层的所述衬底加载到所述蚀刻室中；通过等离子体干蚀刻来蚀刻所述多晶硅层；在所述等离子体干蚀刻后，从所述蚀刻室中卸载所述衬底；以及从所述蚀刻室的所述内壁去除残留的涂层材料层。
4.在一些实施例中，涂层材料层包括si
x
o
y
并且由包含硅源气体和氧气的气体形成。在一些实施例中，硅源气体是sicl4。在一些实施例中，牺牲栅电极包括位于所述鳍结构的顶部的水平面之下且位于所述隔离绝缘层的上表面之上的下部分和位于所述下部分之上的上部分，并且所述下部分具有枕形形状。在一些实施例中，形成所述涂层材料包括压力在5毫托至10毫托的范围内或sicl4与氧气的流量比在0.05至0.2的范围内中的至少一种条件。在一些实施例中，牺牲栅电极包括位于所述鳍结构的顶部的水平面之下且位于所述隔离绝缘层的上表面之上的下部分和位于所述下部分之上的上部分，并且所述下部分具有锥形形状。在一些实施例中，形成所述涂层材料包括压力在30毫托至60毫托的范围内或sicl4与氧气的流量比在0.4至0.6的范围内中的至少一种条件。在一些实施例中，牺牲栅电极包括位于所述鳍结构的顶部的水平面之下且位于所述隔离绝缘层的上表面之上的下部分和位于所述下部分之上的上部分，并且所述下部分的宽度的变化大于零且小于所述鳍结构的所述顶部的所述水平面处的所述鳍结构的宽度的2％。在一些实施例中，形成所述涂层材料包括压力在10毫托至30毫托的范围内或sicl4与氧气的流量比在0.2至0.4的范围内中的至少一种条件。在一些实施例中，还包括：形成栅极侧壁间隔件；形成包括外延半导体层的源极/漏极结构；形成层间介电层；去除所述牺牲栅电极和所述牺牲栅极介电层；以及形成包括一个或多个导电材料层的栅极介电层和栅电极层。
5.在一些实施例中，一种制造半导体器件的方法，包括：在衬底上方形成多晶硅层；在所述多晶硅层上方形成硬掩模图案；以及使用所述硬掩模图案作为蚀刻掩模来图案化所
述多晶硅层，其中：所述的图案化所述多晶硅层包括：根据所需的器件性能确定图案化的多晶硅层的轮廓；基于所述轮廓确定用于形成涂层材料层的一个或多个条件；在蚀刻室的内壁上形成所述涂层材料层；将具有所述多晶硅层的所述衬底加载到所述蚀刻室中；通过等离子体干蚀刻对所述多晶硅层进行蚀刻以获得所述轮廓；在所述等离子体干蚀刻后，从所述蚀刻室中卸载所述衬底；以及从所述蚀刻室的所述内壁去除残留的涂层材料层。
6.在一些实施例中，涂层材料层包括si
x
o
y
并且由sicl4、o2以及ar的气体混合物形成。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为枕形形状时，将用于形成所述涂层材料层的压力设定为低于在所述下部分为矩形轮廓的条件。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为枕形形状时，将sicl4与o2的气体比设定为低于在所述下部分为矩形轮廓的条件。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为锥形形状时，将用于形成所述涂层材料层的压力设定为高于在所述下部分为矩形轮廓的条件。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为锥形形状时，将sicl4与o2的气体比设定为高于在所述下部分为矩形轮廓的条件。在一些实施例中，形成所述硬掩模图案包括：在所述多晶硅层上形成掩模层，所述掩模层包括多个介电层；在所述掩模层上形成包括底层、中间层以及光刻胶层的三层抗蚀剂；通过euv光刻对所述光刻胶层进行图案化以形成光刻胶图案；图案化所述中间层和所述底层；以及图案化所述掩模层以形成所述硬掩模图案，并且所述光刻胶图案包括宽度小于20nm的较小图案和宽度大于100nm的较大图案。
7.在一些实施例中，一种半导体器件，包括：鳍结构，从设置在衬底上方的隔离绝缘层突出，并具有沟道区；源极/漏极区，设置在所述衬底上方；栅极介电层，设置在所述沟道区上；以及栅电极层，设置在所述栅极介电层上，其中：所述栅电极包括在所述沟道区的顶部的水平面之下并且在所述隔离绝缘层的上表面之上的下部分，并且所述下部分的宽度不是恒定的。
附图说明
8.当结合附图进行阅读时，从以下具体实施方式可最佳理解本发明的各方面。需强调的是，根据工业中的标准惯例，各个部件未按比例绘制，并且仅用于说明目的。实际上，为论述清楚，各个部件的尺寸可任意放大或缩小。
9.图1示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
10.图2示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
11.图3示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
12.图4示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
13.图5示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
14.图6示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
15.图7示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
16.图8示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
17.图9示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
18.图10示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
19.图11示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
20.图12示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
21.图13示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
22.图14示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
23.图15示出了根据本发明实施例的用于制造fet器件的顺序工艺的阶段之一。
24.图16示出了根据本发明实施例的用于制造fet器件的顺序工艺的一个阶段之一。
25.图17a、图17b、图17c和图17d示出了根据本发明实施例的用于图案化牺牲栅电极的顺序工艺的各个阶段。
26.图18示出了根据本发明实施例的多晶硅蚀刻工艺。
27.图19a和图19b示出了根据本发明实施例的牺牲栅电极的轮廓。
28.图20a、图20b以及图20c示出了根据本发明实施例的牺牲栅电极的各种轮廓。
29.图21和图22示出了根据本发明的实施例形成涂层材料层的各种条件。
30.图23示出了根据本发明的实施例形成涂层材料层和所得结构的条件。
具体实施方式
31.可以理解，以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。
32.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。另外，术语“由...制成”可以意指“包括”或“由...组成”。
33.在栅极替换技术中，首先在沟道区上方形成包括牺牲栅电极(例如由多晶硅制成)的牺牲栅极结构，随后用金属栅极结构替换。在金属栅极finfet中，器件性能受金属栅极轮廓(形状)设计的影响，金属栅极轮廓通常取决于牺牲栅电极的轮廓。然而，如果用于图案化多晶硅牺牲栅电极的蚀刻工艺变化或没有得到很好的控制，则多晶硅牺牲栅电极的轮廓、形状和/或尺寸在晶圆内或晶圆间有所变化。特别地，多晶硅牺牲栅电极轮廓的晶圆间变化将导致产量低和器件性能低。在本发明中，提供了一种控制牺牲栅电极的轮廓(形状)的方法。
34.图1
‑
图16示出了根据本发明的一个实施例的制造fet器件的顺序工艺。应当理解，对于该方法的其他实施例，可以在图1
‑
图16所示的工艺之前、之中以及之后提供其他操作，并且可以替换或省略下面描述的一些操作。操作/工艺的顺序可以互换。
35.如图1所示，将杂质离子(掺杂剂)12注入到硅衬底10中以形成阱区。执行离子注入以防止穿通效应。
36.在一个实施例中，衬底10至少在其表面部分包括单晶半导体层。衬底10可以包括单晶半导体材料，例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb以及inp。在该实施例中，衬底10由si制成。
37.衬底10可以在其表面区域包括一个或多个缓冲层(未示出)。缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb以及inp。在特定实施例中，衬底10包括外延生长在硅衬底10上方的硅锗(sige)缓冲层。sige缓冲层的锗浓度可以从最底部缓冲层的30％(原子百分数)锗增加到最顶部缓冲层的70％(原子百分数)锗。
38.衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。掺杂剂12例如是用于n型finfet的硼(bf2)和用于p型finfet的磷。
39.在图2中，掩模层15形成在衬底10上方。在一些实施例中，掩模层15包括第一掩模层15a和第二掩模层15b。在一些实施例中，第一掩模层15a由氮化硅制成，第二掩模层15b由氧化硅制成。在其他实施例中，第一掩模层15a由氧化硅制成，第二掩模层15b由氮化硅(sin)制成。第一掩模层和第二掩模层通过化学气相沉积(cvd)形成，包括低压cvd(lpcvd)和等离子体增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他合适的工艺。通过使用包括光刻和蚀刻的图案化操作，将掩模层15图案化为掩模图案。
40.接下来，如图3所示，通过使用图案化的掩模层15将衬底10图案化为在x方向上延伸的鳍结构25。在图3中，在y方向上布置两个鳍结构25。但是鳍结构的数量不限于两个，并且可以为一个、三个或更多。在一些实施例中，在鳍结构25的两侧都形成一个或多个伪鳍结构，以提高图案化操作中图案保真度。
41.鳍结构25可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍结构。通常，双图案化工艺或多图案化工艺会结合光刻工艺和自对准工艺，从而能够得到例如与使用单一、直接光刻工艺另外所能得到的图案相比间距更小的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并用光刻工艺图案化牺牲层。用自对准工艺在图案化牺牲层的旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
42.在形成鳍结构之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入绝缘层中。绝缘材料层的绝缘材料可包括二氧化硅、氮化硅、氧氮化硅(sion)、siocn、sicn、氟掺杂硅酸盐玻璃(fsg)、低k介电材料，其由lpcvd(低压cvd)、等离子体
‑
cvd或可流动cvd形成。可以在绝缘层形成之后执行退火操作。然后，执行诸如cmp(cmp)方法和/或回蚀刻方法之类的平坦化操作，使得最上面的第二半导体层25的上表面从绝缘材料层30露出，如图4所示。
43.在一些实施例中，如图4所示，在形成绝缘材料层40之前，在图3的结构上方形成一个或多个衬垫层22。衬垫层22包括氮化硅、sion、sicn、siocn和氧化硅中的一种或多种。
44.然后，如图5所示，使绝缘材料层30凹进以形成隔离绝缘层30，从而暴露鳍结构20的上部分。通过该操作，鳍结构25通过隔离绝缘层30彼此电隔离，该隔离绝缘层30也被称为
浅沟槽隔离(sti)。鳍结构的下部分11嵌入隔离绝缘层30中。
45.在形成隔离绝缘层30之后，形成牺牲栅极介电层42，如图6所示。牺牲栅极介电层42包括一层或多层绝缘材料，例如基于氧化硅的材料。在一个实施例中，使用通过cvd形成的氧化硅。在一些实施例中，牺牲栅极介电层42的厚度在约1nm至约5nm的范围内。
46.图7示出了在暴露的鳍结构25上方形成牺牲栅极结构40之后的结构。牺牲栅极结构包括牺牲栅电极44和牺牲栅极介电层42。牺牲栅极结构40形成在将成为沟道区的鳍结构的一部分上方。如图7所示，通过首先在鳍结构上方覆盖沉积牺牲栅极介电层42来形成牺牲栅极结构40。然后将牺牲栅电极层覆盖沉积在牺牲栅极介电层上和鳍结构上方，使得鳍结构完全嵌入在牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅之类的硅。在一些实施例中，对牺牲栅电极层进行平坦化操作。使用包括lpcvd和pecvd、pvd、ald或其他合适的工艺的cvd来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模层包括焊盘sin层46和氧化硅掩模层48。
47.接下来，在掩模层上执行图案化操作，并且牺牲栅电极层被图案化为牺牲栅极结构40，如图7所示。下面将更详细地解释牺牲栅极结构40的图案化操作。
48.在一些实施例中，牺牲栅极结构40包括牺牲栅极介电层42、牺牲栅电极层44(例如，多晶硅)、焊盘sin层46以及氧化硅掩模层48。通过图案化牺牲栅极结构40，鳍结构20的上部分暴露在牺牲栅极结构40的相对侧，从而限定源极/漏极区，如图7所示。在本发明中，源极和漏极可互换适用，并且它们的结构大体上相同。在图7中，形成了一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在x方向上布置两个或更多个牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧形成一个或多个伪牺牲栅极结构，以提高图案保真度。
49.如图8所示，在形成牺牲栅极结构40之后，通过使用cvd或其他合适的方法共形地形成用于侧壁间隔件45的绝缘材料的覆盖层45。覆盖层45以共形方式沉积，使得其形成为在牺牲栅极结构的竖直表面(例如，侧壁)、水平表面以及顶部上具有基本相等的厚度。在一些实施例中，覆盖层45沉积至约2nm至约10nm范围内的厚度。在一个实施例中，覆盖层45的绝缘材料是氮化硅基材料，例如sin、sion、siocn或sicn及其组合。
50.此外，如图9所示，侧壁间隔件45形成在牺牲栅极结构的相对侧壁上，随后，s/d区的鳍结构向下凹进到隔离绝缘层30的上表面之下。在覆盖层45形成之后，使用例如反应离子蚀刻(rie)在覆盖层45上执行各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，在竖直表面(例如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁)上保留介电间隔层。掩模层48可以从侧壁间隔件暴露出来。在一些实施例中，可以随后执行各向同性蚀刻，以从暴露的鳍结构25的s/d区的上部分去除绝缘材料。
51.随后，通过使用干蚀刻和/或湿蚀刻，在隔离绝缘层30的上表面之下向下凹进s/d区的鳍结构。如图9所示，在暴露的鳍结构(鳍侧壁)的s/d区域上形成的侧壁间隔件45部分保留。然而，在其他实施例中，形成在暴露的鳍结构的s/d区域上的侧壁间隔件45被完全去除。
52.随后，形成s/d外延层50，如图10所示。s/d外延层50包括用于n型沟道fet的si，sip，sic和sicp或用于p型沟道fet的si，sige，ge，gesn和sigesn的一层或多层。通过使用cvd、ald或分子束外延(mbe)的外延生长方法形成s/d层50。
53.如图10所示，外延层分别从凹进的鳍结构生长。在一些实施例中，生长的外延层在隔离绝缘层上方合并并形成空隙52。
54.随后，形成作为蚀刻停止层的绝缘衬垫层60，然后形成层间介电(ild)层65，如图11所示。绝缘衬垫层60由诸如sin的氮化硅基材料制成，并且在随后的蚀刻操作中用作接触蚀刻停止层。用于ild层65的材料包括诸如si、o、c和/或h的化合物，例如氧化硅、sicoh和sioc。诸如聚合物等有机材料可以用于ild层65。在形成ild层65之后，执行诸如cmp的平坦化操作，使得牺牲栅电极层54的顶部暴露出来，如图11所示。
55.接下来，如图12所示，去除牺牲栅电极层44和牺牲栅极介电层42，从而暴露栅极空间49中的鳍结构。在去除牺牲栅极结构期间，ild层65保护源极/漏极结构50。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层54是多晶硅并且ild层65是氧化硅时，可以使用诸如tmah溶液等湿蚀刻剂来选择性地去除伪栅电极层54。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层42。
56.在去除牺牲栅极结构之后，在暴露的鳍结构20周围形成栅极介电层102，并且在栅极介电层102上形成栅电极层104，如图13所示。
57.在一些实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或其组合。高k介电材料包括诸如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪
‑
氧化铝(hfo2‑
al2o3)合金、其他合适的高k介电材料和/或其组合。在一些实施例中，栅极介电层102包括在沟道层和介电材料之间形成的界面层。
58.栅极介电层102可以通过cvd、ald或任何合适的方法形成。在一个实施例中，为了确保在沟道区上形成具有均匀厚度的栅极介电层，栅极介电层102使用诸如ald的高共形沉积工艺形成。在一个实施例中，栅极介电层102的厚度在约1nm至约6nm的范围内。
59.栅电极层104形成在栅极介电层102上。栅电极104包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或其组合。
60.栅电极层104可以通过cvd、ald、电镀或其他合适的方法形成。栅电极层也沉积在ild层65的上表面上方。然后，通过使用例如cmp来平坦化形成在ild层65上方的栅极介电层和栅电极层，直到露出ild层65的顶面。
61.在平坦化操作之后，栅电极层104凹进，并且在凹进的栅电极104上方形成盖顶绝缘层106，如图13所示。盖顶绝缘层包括一层或多层氮化硅基材料，例如sin。可以通过沉积绝缘材料然后进行平坦化操作来形成盖绝缘层106。
62.在本发明的某些实施例中，一个或多个功函数调整层(未示出)插入在栅极介电层102和栅电极104之间。功函数调整层由诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层的导电材料制成，或者是这些材料中的两种或多种的多层。对于n型沟道fet，tan、taalc、tin、tic、co、tial、hfti、tisi以及tasi中的一种或多种用作功函数调整层，对于p型沟道fet，tialc、al、tial、tan、taalc、tin、tic以及co中的一种或多种用作功函数调整层。功函数调整层可以通过ald、pvd、cvd、电子束蒸发或其他合适的工艺形成。此外，功函数调整层可以针对可以使用不同金属层的n型沟道fet和p型沟道fet分别形成。
63.随后，通过使用干蚀刻在ild层65中形成接触孔110，如图14所示。在一些实施例
中，蚀刻s/d外延层50的上部分。
64.如图15所示，在s/d外延层50上方形成硅化物层120。硅化物层包括wsi、cosi、nisi、tisi、mosi以及tasi中的一种或多种。然后，如图16所示，在接触孔中形成导电材料130。导电材料130包括co、ni、w、ti、ta、cu、al、tin以及tan中的一种或多种。
65.可以理解，finfet经过还的cmos工艺以形成各种部件，例如接触件/通孔、互连金属层、介电层、钝化层等。
66.在金属栅finfet中，器件性能受金属栅极轮廓(形状)设计的影响，金属栅极轮廓通常取决于牺牲栅电极的轮廓。在一些实施例中，器件性能包括驱动电流、阈值电压、截止电流(ioff)、开关速度、功耗、漏致势垒降低(dibl)特性或fet器件的任何其他电特性。fet器件的不同用途需要不同的器件性能。鉴于一个或多个器件性能，确定金属栅极的所需轮廓。图17a、图17b、图17c以及图17d示出了根据本发明实施例的用于图案化牺牲栅电极的顺序工艺的各个阶段。应当理解，对于该方法的附加实施例，可以在图17a
‑
图17d所示的过程之前、之中和之后提供附加操作，并且可以替换或省略下面描述的一些操作。操作/过程的顺序可以互换。参照图1
‑
图16解释的材料、结构和/或过程可以应用于图17a
‑
图17d，其详细描述则不再赘述。
67.在一些实施例中，如图17a所示，在形成多晶硅覆盖层44之后，通过例如cvd或ald或其他合适的成膜方法依次形成第一硬掩模层146、第二硬掩模层147和第三硬掩模层148。在一些实施例中，第一硬掩模层146由氮化硅、sion和siocn中的一种或多种制成。在一些实施例中，第二硬掩模层147由与第一硬掩模层146不同的材料制成，并且由氧化硅或sion中的一种或多种制成。在一些实施例中，第三硬掩模层148由与第二硬掩模层147不同的材料制成，并且由氮化硅、sion和siocn中的一种或多种制成。在一些实施例中，取决于器件设计和工艺要求，多晶硅层44的厚度在约100nm至约300nm的范围内，第一硬掩模层146的厚度在约10nm至约30nm的范围内，第二硬掩模层147的厚度在约60nm至约100nm的范围内，第三硬掩模层148的厚度在约10nm至约30nm的范围内。
68.在一些实施例中，如图17b所示，采用三层抗蚀剂系统来图案化牺牲栅电极的多晶硅层。三层抗蚀剂系统包括底层210、中间层220以及光刻胶层230。在一些实施例中，底层210由有机材料制成。有机材料可以包括多种未交联的单体或聚合物。底层210可以包含可图案化的材料和/或具有经调整以提供抗反射特性的组分。底层210的示例性材料包括碳主链聚合物，例如聚羟基苯乙烯(phs)、聚甲基丙烯酸甲酯(pmma)、聚醚及其组合，以及其他包含芳环的有机聚合物。底层210用于平坦化该结构，因为下面的结构可能不平坦。在一些实施例中，底层210通过旋涂工艺形成。在其他实施例中，底层210通过另一种合适的沉积工艺形成。在一些实施例中，第二导电层210的厚度介于约50nm至约200nm的范围内，而在其他实施例中介于约80nm至约120nm的范围内。在一些实施例中，在底层210形成之后，执行退火操作。
69.在一些实施例中，中间层220通过在底层上方旋涂含硅溶液而形成，并且涂覆的层在80℃
‑
120℃下烘焙30秒至120秒。在一些实施例中，涂覆层的烘焙在烘焙板上进行。在一些实施例中，第二导电层220的厚度介于约20nm至约100nm的范围内，而在其他实施例中介于约30nm至约80nm的范围内。在一些实施例中，中间层220还包括有机聚合物。在一些实施例中，有机聚合物包括含硅聚合物，在其他实施例中，包括有机聚合物和交联剂。在某些实
施例中，含硅聚合物还包括发色团(染料)、光致产酸剂、碱猝灭剂和/或碳氟化合物。有机聚合物主链可以是聚羟基苯乙烯(phs)、聚甲基丙烯酸甲酯(pmma)、聚醚及其组合，以及其他含有芳环的有机聚合物。
70.在一些实施例中，在中间层220形成之后，执行热操作，例如退火操作。退火操作是在上述烘焙操作之外或者代替烘焙操作来执行的。退火操作使得涂覆的中间层220的表面光滑或平坦。在一些实施例中，退火之后，中间层220的表面粗糙度ra大于0nm且小于5nm。
71.在一些实施例中，退火操作的温度作为衬底温度在约250℃至约600℃的范围内，而在其他实施例中在约300℃至约500℃的范围内。在一些实施例中，退火操作是在烘焙板上热烘焙。在这种情况下，在一些实施例中，热烘焙的处理时间在约30秒至约600秒的范围内，而在其他实施例中，在约60秒至约300秒的范围内。在一些实施例中，退火操作包括2个步骤，即在第一温度下的第一步骤和在高于第一温度的第二温度下的第二步骤。在一些实施例中，第一温度在约80℃至约200℃的范围内，第二温度在约250℃至约1000℃的范围内。
72.在退火操作之后，在一些实施例中，中间层220的厚度在约15nm至约90nm的范围内，而在其他实施例中，在约20nm至约70nm的范围内。
73.此外，如图17b所示，光刻胶层形成在中间层220上方，并被图案化为光刻胶图案230。在一些实施例中，光刻胶层旋涂在中间层上，并且通过光掩膜用曝光光/光束对光刻胶层进行曝光。曝光光/光束可以是深紫外(duv)光，例如krf准分子激光和arf准分子激光、波长约为13.5nm的极紫外(euv)光、x光和/或电子束。在一些实施例中，应用多次曝光工艺。在一些实施例中，光刻胶图案230包括精细图案(例如，约5nm至约20nm)和大图案(例如，约100nm或更大(例如，10微米))。通过使用euv光刻，可以同时图案化精细图案和大型图案(例如单次曝光)。在曝光的光刻胶显影之后，获得光刻胶图案230。在一些实施例中，粘合层设置在中间层220和光刻胶层230之间。
74.然后，通过使用光刻胶图案230作为蚀刻掩模，来图案化中间层220以形成图案化的中间层。此外，通过使用图案化的中间层作为蚀刻掩模，对底层210进行图案化以形成图案化的底层。当底层210由有机材料制成时，使用o2、so2、co2和/或其他合适的蚀刻气体的一个或多个干蚀刻操作被用来图案化底层30。
75.随后，如图17c所示，通过使用图案化的中间层和图案化的底层作为蚀刻掩模，第一硬掩模层至第三硬掩模层被图案化以形成硬掩模图案140。在一些实施例中，通过使用图案化的中间层和图案化的底层作为蚀刻掩模来图案化第三硬掩模层148，然后通过使用图案化的第三硬掩模层作为蚀刻掩模来图案化第二硬掩模图案，并且还通过使用图案化的第二和第三硬掩模层作为蚀刻掩模来图案化第一硬掩模图案。在一些实施例中，当第三硬掩模层和第一硬掩模层由相同的材料(例如，氮化硅)制成时，在图案化第一硬掩模层146的过程中，去除第三硬掩模层148。
76.然后，如图17d所示，通过使用硬掩模图案140(或者图案化的第二硬掩模层和第一硬掩模层，如果第三硬掩模层被去除的话)作为蚀刻掩模来图案化多晶硅层44。在本发明中，采用腔室涂覆技术来控制蚀刻的多晶硅图案44的轮廓。
77.图18示出了控制多晶硅蚀刻以抑制晶圆间变化的腔室涂覆技术。腔室300是等离子体蚀刻真空室，包括耦合到偏压电源320的晶圆载物台310、上板330、耦合到高频电源350的电源电极340、耦合到一个或多个真空泵的一个或多个气体入口360和一个或多个气体出
口370。
78.首先，在引入要处理的晶圆之前，清洗腔室内部，如图18左上角所示。清洗包括在腔室300内产生等离子体。
79.然后，如图所示，晶圆载物台310和上板330的内壁和表面被涂覆材料380涂覆。在一些实施例中，涂层材料380通过使用具有硅源气体(sicl4、sicl 3
、sih2cl2和/或sih3cl)、o2和ar的混合气体的等离子体来形成。在某些实施例中，sicl4被用作硅源气体。通过使用混合气体，在腔室500内部形成由si
x
o
y
表示的涂层材料。在一些实施例中，涂层材料是聚合物。
80.在一些实施例中，用于形成涂层材料的压力在约1毫托至约100毫托的范围内。在一些实施例中，输入电功率在约300w至800w的范围内。在一些实施例中，氧气的流速在约100sccm至300sccm的范围内。在一些实施例中，硅源气体(例如，sicl4)的流速在约20sccm至100sccm的范围内。在一些实施例中，ar的流速在约100sccm至300sccm的范围内。形成涂层材料的处理时间在约5秒至约30秒的范围内。
81.在形成涂层材料380之后，将晶圆390加载在晶圆载物台310上，并执行蚀刻操作。在蚀刻操作期间，去除一部分涂层材料380。在处理过的晶圆被卸下之后，执行清洗操作以去除残留的涂层材料。在腔室涂覆技术中，每次加载晶圆时，都会形成新的涂层，因此可以抑制多晶硅蚀刻中晶圆之间的变化。
82.随着通过等离子体蚀刻多晶硅层的进行，部分涂层材料层也被蚀刻，并且在一些实施例中，真空室的内表面的一部分被暴露。当去除部分涂层材料层时，蚀刻条件改变，因此蚀刻的多晶硅图案的轮廓(形状)改变。本发明的发明人已经发现，用于形成涂层材料的控制条件可以控制涂层材料的特性，因此可以控制多晶硅牺牲栅电极的轮廓。
83.图19a与图7均示出了具有硬掩模层46和硬掩模层48的图案化牺牲栅电极44。图19b示出了具有硬掩模层46和硬掩模层48的牺牲栅电极44的图案轮廓。尽管为了说明的目的，图19a示出了一个牺牲栅电极，而图19b示出了两个，但是牺牲栅电极的数量不限于一个或两个。
84.牺牲栅电极44具有低于鳍结构25的顶部的下部分，还具有上部分。在一些实施例中，下部分具有距隔离绝缘层30的表面和鳍结构25的顶部的水平面(即，从隔离绝缘层突出的鳍结构20的上部分的沟道区的高度)的竖直长度fh，并且上部分具有竖直长度gh。在一些实施例中，gh在约1.5fh到3fh的范围内。在一些实施例中，硬掩模层的竖直长度hm在约1.2fh至约2fh的范围内。
85.在本发明中，通过控制形成涂层材料的条件，控制了下部分的多晶硅层的宽度a、宽度b和宽度c。在鳍结构20的顶部的水平面处测量宽度a，在隔离绝缘层30的表面处的多晶硅层的底部处测量宽度c。宽度b是对应于距隔离绝缘层30的表面0.45fh的水平面的宽度。
86.在图20a中，牺牲栅电极的下部分具有枕形形状。在一些实施例中，宽度b比宽度a小约7％
‑
9％(宽度a的0.91
‑
0.93)，宽度c比宽度a小约5％
‑
6％。在一些实施例中，牺牲栅电极的下部分具有倒锥形形状，其中宽度c小于宽度b，宽度b小于宽度a。在一些实施例中，最窄部分位于距隔离绝缘层30的上表面约0.4fh至约0.5fh的水平面上。
87.在图20b中，牺牲栅电极的下部分具有矩形形状。宽度a、宽度b和宽度c基本上彼此相等。在一些实施例中，宽度的变化等于或大于零并且小于宽度α的约2％
88.在图20c中，牺牲栅电极的下部分具有锥形形状。宽度a小于宽度b和c，宽度b小于
宽度c。在一些实施例中，宽度b比宽度a宽约13％
‑
17％，宽度c比宽度a宽约17％
‑
20％。在一些实施例中，最宽部分位于距隔离绝缘层30的上表面约0fh至约0.1fh的水平面上。
89.如下所述，牺牲栅电极44的形状对应于金属栅电极的形状。根据设计、工艺和/或电气性能要求，选择图20a、图20b或图20c的形状之一。
90.通过改变一个或多个工艺条件来控制牺牲栅电极44下部分的形状或轮廓。这些条件包括涂层材料形成过程中的压力、气体流速、气体流量比和输入电功率。
91.在一些实施例中，如图21所示，控制用于形成涂层材料的压力以控制涂层材料的特性，从而控制牺牲栅电极44的下部分的轮廓。当压力相对较低时，在约5毫托至约10毫托的范围内，涂层材料的密度较高，因此在多晶硅层的蚀刻期间涂层材料的蚀刻(修整)速率低。在一些实施例中，如图21所示，在情况1中，蚀刻速率在约0.5nm/秒至约1.0nm/秒的范围内，在情况2中，蚀刻速率在约1.0nm/秒至约1.7nm/秒的范围内，在情况3中，蚀刻速率在约1.5nm/秒至约2.5nm/秒的范围内。在一些实施例中，如图22所示，在情况4中，蚀刻速率在约0.3nm/秒至约0.7nm/秒的范围内，在情况5中，蚀刻速率在约0.7nm/秒至约1.5nm/秒的范围内，在情况6中，蚀刻速率在约1.7nm/秒至约2.5nm/秒的范围内。
92.此外，涂层材料的厚度低，涂层材料的厚度均匀性高(变化低)。当用由该条件形成的涂层材料蚀刻多晶硅层时，图案化的牺牲栅电极的下部分的形状为枕形形状。
93.当压力增加时，涂层材料的密度降低，并且涂层材料的修整/蚀刻速率增加。通过增加压力，牺牲栅电极的下部分具有矩形形状或锥形形状。
94.在一些实施例中，如图22所示，控制用于形成涂层材料的气体流量比(sicl4/o2)，以控制涂层材料的特性，从而控制牺牲栅电极44的下部分的轮廓。当硅源气体相对较小时，在约0.05至约0.2(相对于o2量)的范围内，涂层材料的密度较高，因此在蚀刻多晶硅层期间涂层材料的蚀刻(修整)速率低。此外，涂层材料的厚度低，涂层材料的厚度均匀性高(变化低)。当用由该条件形成的涂层材料蚀刻多晶硅层时，图案化的牺牲栅电极的下部分的形状为枕形形状。
95.当气体比增加时，涂层材料的密度降低，并且涂层材料的修整/蚀刻速率增加。通过增加气体比，使牺牲栅电极的下部分具有矩形形状或锥形形状。
96.涂层材料的厚度也通过调整工艺时间来调整，并且取决于要蚀刻的多晶硅层的厚度。
97.图23示出了牺牲栅电极44、栅极空间49(见图12)以及栅电极104(见图13)的下部分相对于涂层材料形成条件的轮廓。条件1
‑
条件6在图21和图23中示出。
98.在条件1和条件4中，牺牲栅电极具有枕形形状。在一些实施例中，牺牲栅电极的宽度b与宽度a之比在约0.92至0.94的范围内，并且宽度a、宽度b与宽度c之比为1：约0.92至约0.94：约0.94至约0.96栅极空间49也具有枕形形状。在一些实施例中，栅极空间的宽度b与宽度a之比在约0.83至0.91的范围内，并且宽度a、宽度b与宽度c之比为1：约0.83至约0.91：约0.92至约1。栅电极104也具有枕形形状。在一些实施例中，栅电极的宽度b与宽度a之比在约0.73至0.81的范围内，并且宽度a、宽度b与宽度c之比为1：约0.73至约0.81：约0.82至约0.88。
99.在条件2和5中，牺牲栅电极具有矩形形状。在一些实施例中，牺牲栅电极44的宽度b与宽度a之比在约0.98至1的范围内，并且宽度a、宽度b与宽度c的比为1：约0.98至约1：约
0.98至约1。栅极空间49也具有矩形形状。在一些实施例中，栅极空间的宽度b与宽度a之比在约0.90至1.04的范围内，并且宽度a、宽度b与宽度c之比为1：约0.90至约1.04：约0.93至约1.07。栅电极104也具有矩形形状。在一些实施例中，栅电极的宽度b与宽度a之比在约0.95至1.09的范围内，并且宽度a、宽度b与宽度c之比为1：约0.95至约1.09：约1至约1.14。在一些实施例中，栅电极宽度的变化大于零。
100.在条件3和条件6中，牺牲栅电极具有锥形形状。在一些实施例中，牺牲栅电极44的宽度b与宽度a之比在约1.08至1.16的范围内，并且宽度a、宽度b与宽度c的比为1：约1.08至约1.16：约1.12至约1.2。栅极空间49也具有锥形形状。在一些实施例中，栅极空间的宽度b与宽度a之比在约1.04至1.24的范围内，并且宽度a、宽度b与宽度c之比为1：约1.04至约1.24：约1.13至约1.33。栅电极104也具有锥形形状。在一些实施例中，栅电极的宽度b与宽度a之比在约0.95至1.09的范围内，并且宽度a、宽度b与宽度c之比为1：约1.17至约1.27：约1.2至约1.3。
101.在一些实施例中，在金属栅极结构中例如在金属栅极结构的最宽部分处存在空隙的接缝。在一些实施例中，金属栅极结构的底部具有圆角，并且在这种情况下，宽度c在比金属栅极结构的最底部高2nm
‑
3nm的水平面处测量。在一些实施例中，金属栅极结构包括多于一层，并且内侧壁(竖直部分)上的每层的厚度在金属栅极结构中不均匀。在一些实施例中，厚度的变化相对于其平均厚度大于0％且小于10％。
102.本文描述的各种实施例或示例提供了优于现有技术的若干优点。在本发明的实施例中，在执行多晶硅蚀刻之前，在蚀刻室内部形成涂层材料层，并且调节用于形成涂层材料的条件以控制蚀刻的多晶硅的轮廓(形状)。通过控制多晶硅图案(牺牲栅电极)的轮廓，可以控制随后形成的栅电极的轮廓，这可以提高器件性能和产量。
103.应当理解，并非在本文中必须讨论所有优点，对于所有实施例或示例不要求特定优点，并且其他实施例或示例可以提供不同的优点。
104.根据本发明的一个方面，在制造半导体器件的方法中，形成从设置在衬底上方的隔离绝缘层突出的鳍结构，在鳍结构上方形成牺牲栅极介电层，在牺牲栅极介电层上方形成多晶硅层，在多晶硅层上方形成掩模图案，并且使用掩模图案作为蚀刻掩模将多晶硅层图案化为牺牲栅电极。在图案化多晶硅层中，在蚀刻室的内壁上形成涂层材料层，将具有多晶硅层的衬底加载到蚀刻室中，通过等离子体干蚀刻来蚀刻多晶硅层，在等离子体干蚀刻之后从蚀刻室中卸载衬底，并且从蚀刻室的内壁去除残留的涂层材料层。在一个或多个前述实施例和以下实施例中，涂层材料层包括si
x
o
y
，并且由包含硅源气体和氧气的气体形成。在一个或多个前述实施例和以下实施例中，硅源气体是sicl4。在一个或多个前述实施例和以下实施例中，牺牲栅电极包括位于鳍结构的顶部的水平面之下且位于隔离绝缘层的上表面之上的下部分和位于下部分之上的上部分，并且下部分具有枕形形状。在一个或多个前述实施例和以下实施例中，形成涂层材料的条件包括压力在5毫托至10毫托的范围内或sicl4与氧气的流量比在0.05至0.2的范围内中的至少一种条件。在一个或多个前述实施例和以下实施例中，牺牲栅电极包括位于鳍结构的顶部的水平面之下且位于隔离绝缘层的上表面之上的下部分和位于下部分之上的上部分，并且下部分具有锥形形状。在一个或多个前述实施例和以下实施例中，形成涂层材料的条件包括压力在30毫托至60毫托的范围内或sicl4与氧气的流量比在0.4至0.6的范围内中的至少一种条件。在一个或多个前述实施例
和以下实施例中，牺牲栅电极包括在鳍结构的顶部的水平面之下并且在隔离绝缘层的上表面之上的下部分和在下部分之上的上部分，并且下部分的宽度变化大于零且小于鳍结构的顶部水平处的鳍结构的宽度的2％。在一个或多个前述实施例和以下实施例中，形成涂层材料的条件包括压力在10毫托至30毫托的范围内或sicl4与氧气的流量比在0.2至0.4的范围内中的至少一种条件。在一个或多个前述实施例和以下实施例中，还形成栅极侧壁间隔件，形成包括外延半导体层的源极/漏极结构，形成层间介电层，以及去除牺牲栅电极和牺牲栅极介电层，并且形成包括一个或多个导电材料层的栅极介电层和栅电极层。
105.根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成多晶硅层，在多晶硅层上方形成硬掩模图案，并且使用硬掩模图案作为蚀刻掩模来图案化多晶硅层。在图案化多晶硅层中，根据所需的器件性能来确定图案化的多晶硅层的轮廓，基于该轮廓来确定形成涂层材料层的一个或多个条件，在蚀刻室的内壁上形成涂层材料层，将具有多晶硅层的衬底加载到蚀刻室中，通过等离子体干蚀刻来蚀刻多晶硅层，在等离子体干蚀刻之后从蚀刻室中卸载衬底，并从蚀刻室的内壁去除残留的涂层材料层。在一个或多个前述实施例和以下实施例中，涂层材料层包括si
x
o
y
，并且由sicl4、o2以及ar的气体混合物形成。在一个或多个前述实施例和以下实施例中，图案化的多晶硅层包括下部分和在下部分上方的上部分，并且当所确定的轮廓在下部分中为枕形形状时，用于形成涂层材料层的压力被设定为低于下部分中矩形轮廓的条件。在一个或多个前述实施例和以下实施例中，图案化的多晶硅层包括下部分和在下部分上方的上部分，并且当所确定的轮廓在下部分中为枕形形状时，sicl4与o2的气体比被设定为低于下部分中矩形轮廓的条件。在一个或多个前述实施例和以下实施例中，图案化的多晶硅层包括下部分和在下部分上方的上部分，并且当所确定的轮廓在下部分中为锥形形状时，用于形成涂层材料层的压力被设定为高于下部分中矩形轮廓的条件。在一个或多个前述实施例和以下实施例中，图案化的多晶硅层包括下部分和在下部分上方的上部分，并且当所确定的轮廓在下部分中为锥形形状时，sicl4与o2的气体比被设定为高于下部分中矩形轮廓的条件。在一个或多个前述实施例和以下实施例中，在形成硬掩模图案中，在多晶硅层上形成包括多个介电层的掩模层，在掩模层上形成包括底层、中间层和光刻胶层的三层抗蚀剂，通过euv光刻将光刻胶层图案化为光刻胶图案，将中间层和底层图案化，并将掩模层图案化为硬掩模图案。光刻胶图案包括宽度小于20nm的较小图案和宽度大于100nm的较大图案。
106.根据本发明的另一方面，半导体器件包括从设置在衬底上方的隔离绝缘层突出并具有沟道区的鳍结构、设置在衬底上方的源极/漏极区、设置在沟道区上的栅极介电层以及设置在栅极介电层上的栅电极层。栅电极包括在沟道区的顶部的水平面之下且隔离绝缘层的上表面之上的下部分，并且该下部分的宽度不恒定。在一个或多个前述实施例和以下实施例中，下部分具有枕形形状。在一个或多个前述实施例和以下实施例中，下部分具有锥形形状。
107.在一些实施例中，一种制造半导体器件的方法，包括：形成从设置在衬底上方的隔离绝缘层突出的鳍结构；在所述鳍结构上方形成牺牲栅极介电层；在所述牺牲栅极介电层上方形成多晶硅层；在所述多晶硅层上方形成掩模图案；以及使用所述掩模图案作为蚀刻掩模，将所述多晶硅层图案化为牺牲栅电极，其中：图案化所述多晶硅层包括：在蚀刻室的内壁上形成涂层材料层；将具有所述多晶硅层的所述衬底加载到所述蚀刻室中；通过等离
子体干蚀刻来蚀刻所述多晶硅层；在所述等离子体干蚀刻后，从所述蚀刻室中卸载所述衬底；以及从所述蚀刻室的所述内壁去除残留的涂层材料层。在一些实施例中，涂层材料层包括si
x
o
y
并且由包含硅源气体和氧气的气体形成。在一些实施例中，硅源气体是sicl4。在一些实施例中，牺牲栅电极包括位于所述鳍结构的顶部的水平面之下且位于所述隔离绝缘层的上表面之上的下部分和位于所述下部分之上的上部分，并且所述下部分具有枕形形状。在一些实施例中，形成所述涂层材料包括压力在5毫托至10毫托的范围内或sicl4与氧气的流量比在0.05至0.2的范围内中的至少一种条件。在一些实施例中，牺牲栅电极包括位于所述鳍结构的顶部的水平面之下且位于所述隔离绝缘层的上表面之上的下部分和位于所述下部分之上的上部分，并且所述下部分具有锥形形状。在一些实施例中，形成所述涂层材料包括压力在30毫托至60毫托的范围内或sicl4与氧气的流量比在0.4至0.6的范围内中的至少一种条件。在一些实施例中，牺牲栅电极包括位于所述鳍结构的顶部的水平面之下且位于所述隔离绝缘层的上表面之上的下部分和位于所述下部分之上的上部分，并且所述下部分的宽度的变化大于零且小于所述鳍结构的所述顶部的所述水平面处的所述鳍结构的宽度的2％。在一些实施例中，形成所述涂层材料包括压力在10毫托至30毫托的范围内或sicl4与氧气的流量比在0.2至0.4的范围内中的至少一种条件。在一些实施例中，还包括：形成栅极侧壁间隔件；形成包括外延半导体层的源极/漏极结构；形成层间介电层；去除所述牺牲栅电极和所述牺牲栅极介电层；以及形成包括一个或多个导电材料层的栅极介电层和栅电极层。
108.在一些实施例中，一种制造半导体器件的方法，包括：在衬底上方形成多晶硅层；在所述多晶硅层上方形成硬掩模图案；以及使用所述硬掩模图案作为蚀刻掩模来图案化所述多晶硅层，其中：所述的图案化所述多晶硅层包括：根据所需的器件性能确定图案化的多晶硅层的轮廓；基于所述轮廓确定用于形成涂层材料层的一个或多个条件；在蚀刻室的内壁上形成所述涂层材料层；将具有所述多晶硅层的所述衬底加载到所述蚀刻室中；通过等离子体干蚀刻对所述多晶硅层进行蚀刻以获得所述轮廓；在所述等离子体干蚀刻后，从所述蚀刻室中卸载所述衬底；以及从所述蚀刻室的所述内壁去除残留的涂层材料层。在一些实施例中，涂层材料层包括si
x
o
y
并且由sicl4、o2以及ar的气体混合物形成。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为枕形形状时，将用于形成所述涂层材料层的压力设定为低于在所述下部分为矩形轮廓的条件。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为枕形形状时，将sicl4与o2的气体比设定为低于在所述下部分为矩形轮廓的条件。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为锥形形状时，将用于形成所述涂层材料层的压力设定为高于在所述下部分为矩形轮廓的条件。在一些实施例中，图案化的多晶硅层包括下部分和所述下部分上方的上部分，并且当所确定的所述轮廓在所述下部分为锥形形状时，将sicl4与o2的气体比设定为高于在所述下部分为矩形轮廓的条件。在一些实施例中，形成所述硬掩模图案包括：在所述多晶硅层上形成掩模层，所述掩模层包括多个介电层；在所述掩模层上形成包括底层、中间层以及光刻胶层的三层抗蚀剂；通过euv光刻对所述光刻胶层进行图案化以形成光刻胶图案；图案化所述中间层和所述底层；以及图案化所述掩模层以形成所述硬掩模图案，并且所述光刻胶图案包括宽度小于
20nm的较小图案和宽度大于100nm的较大图案。
109.在一些实施例中，一种半导体器件，包括：鳍结构，从设置在衬底上方的隔离绝缘层突出，并具有沟道区；源极/漏极区，设置在所述衬底上方；栅极介电层，设置在所述沟道区上；以及栅电极层，设置在所述栅极介电层上，其中：所述栅电极包括在所述沟道区的顶部的水平面之下并且在所述隔离绝缘层的上表面之上的下部分，并且所述下部分的宽度不是恒定的。在一些实施例中，下部分具有枕形形状。在一些实施例中，下部分具有锥形形状。
110.上面概述了若干实施例或示例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或示例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应认识到，这种等效结构并不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围下，可以进行各种更改、替换和变更。