半导体晶粒结构及其制备方法与流程

1.本技术案主张2020年4月22日申请的美国正式申请案第16/855,601号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开涉及一种半导体晶粒结构以及其制备方法。特别是涉及一种具有气隙以降低在导电特征之间的电容耦合的半导体晶粒结构及其制备方法。


背景技术：

3.半导体晶粒是广泛地使用在电子产业。半导体晶粒可具有相对小的尺寸、多功能特性及/或相对低的制造成本。半导体晶粒可归类为以下其中之一：存储逻辑数据的半导体存储器晶粒、处理逻辑数据的半导体逻辑晶粒，以及同时具有半导体存储器晶粒的功能与半导体逻辑晶粒的功能的混合半导体晶粒。
4.相对高速与相对低电压的半导体晶粒可满足电子晶粒的所欲的特性(例如高速及/或低功耗)，而电子晶粒包括半导体晶粒。半导体晶粒可相对地高度整合。半导体晶粒的可靠度可通过半导体晶粒的相对高度整合密度而降低。
5.上文的
“”“
先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。


技术实现要素：

6.本公开的一实施例提供一种半导体晶粒结构，包括一基底；一第一支撑主链，设置在该基底上；一第二支撑主链；设置在该基底上；一第一导体块，设置在该第一支撑主链上；一第二导体块，设置在该第二支撑主链上；一第三导体块，设置在该基底上，并连接到该第一导体块以及该第二导体块；以及一气隙结构，设置在该第一导体块、该第二导体块以及该第三导体块之间，其中该气隙结构包括一气隙以及一衬垫层，该衬垫层环绕该气隙设置。
7.在本公开的一些实施例中，该半导体晶粒结构还包括一第一金属罩盖以及一第二金属罩盖，该第一金属罩盖设置在该第一导体块上，而该第二金属罩盖设置在该第二导体块上。
8.在本公开的一些实施例中，该第一金属罩盖与该第二金属罩盖包含一金属硅化物(metal silicide)。
9.在本公开的一些实施例中，该金属硅化物包含钴(co)、铜(cu)、钌(ruthenium，ru)、一硅化钴(cobalt monosilicide，cosi)或一硅化镍(nickel mono
‑
silicide，nisi)。
10.在本公开的一些实施例中，该第三导体块悬吊在该气隙结构上。
11.在本公开的一些实施例中，该第一导体块与该第二导体块通过该气隙结构而相互分开设置。
12.在本公开的一些实施例中，该第一支撑主链与该第二支撑主链通过该气隙结构而相互分开设置。
13.在本公开的一些实施例中，该第一支撑主链与该第二支撑主链包含钨氧化物、铪氧化物(hafnium oxide)、锆氧化物(zirconium oxide)、一氮化硅(silicon mononitride，sin)、碳化硅、氮碳化硅(silicon carbonitride，sicn)。
14.本公开的另一实施例提供一种半导体晶粒结构，包括一基底，具有一第一侧以及一第二侧；一第一导体块，设置在该第一侧上；一第二导体块，设置在该第二侧上；一第三导体块，设置在该基底上，并连接到该第一导体块与该第二导体块；以及一气隙结构，设置在该第一导体块与该第二导体块之间，其中该气隙结构包括一气隙以及一衬垫层，该衬垫层环绕该气隙设置。
15.在本公开的一些实施例中，该半导体晶粒结构还包括一第一金属罩盖以及一第二金属罩盖，该第一金属罩盖设置在该第一导体块上，而该第二金属罩盖设置在该第二导体块上。
16.在本公开的一些实施例中，该第一金属罩盖与该第二金属罩盖包含一金属硅化物。
17.在本公开的一些实施例中，该金属硅化物包含钴、铜、钌、一硅化钴或一硅化镍。
18.在本公开的一些实施例中，该第三导体块悬吊在该气隙结构上。
19.在本公开的一些实施例中，该第一导体块与该第二导体块通过该气隙结构而相互分开设置。
20.本公开的另一实施例提供一种半导体晶粒结构的制备方法，包括：形成一第一支撑主链在一基底上；形成一第一导体块在该第一支撑主链上；形成一第二支撑主链在该基底上；形成一第二导体块在该第二支撑主链上；形成一第三导体块悬吊在该基底上，并连接到该第一导体块与该第二导体块；依序形成一能量可移除层以及一罩盖介电层在该基底上，且该能量可移除层与该罩盖介电层将该第一导体块、该第二导体块与该第三导体块分开；以及执行一热处理程序，以转换该能量可移除层成为多个气隙结构，其中至少一气隙结构包括一气隙以及一衬垫层，该衬垫层环绕该气隙设置。
21.在本公开的一些实施例中，该第一支撑主链形成在该基底上的步骤包括：形成多个含硅导线在该基底上；沉积一间隙子层在该基底上与在该多个含硅导线上；以及移除该间隙子层的一第一部分，以暴露该基底位在该多个含硅导线之间的一第一部分。
22.在本公开的一些实施例中，该第一导体块形成在该第一支撑主链上的步骤，包括形成一金属，一第一硬遮罩是罩盖住该金属，该第一硬遮罩位在该多个含硅导线之间。
23.在本公开的一些实施例中，该第二支撑主链的形成包括：移除该多个含硅导线；形成该间隙子层在该基底上；以及移除该间隙子层的一第二部分，以暴露该基底的一第二部分。
24.在本公开的一些实施例中，该第二导体块形成在该第二支撑主链上的步骤，包括形成该金属，是以一第二硬遮罩罩盖该金属。
25.在本公开的一些实施例中，该第三导体块形成在该基底上的步骤，包括移除该间隙子层。
26.在本公开中是提供有半导体晶粒结构的多个实施例。该半导体晶粒结构具有多个气隙，且所述导体块(conductor blocks)是通过所述气隙而相互分开设置。因此，可降低在所述导电特征之间的寄生电容。所以，可改善整体元件的效能(例如降低的功耗以及电阻
‑
电容延迟(rc delay))，且可提升该半导体元件的良率。
27.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
28.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号是指相同的元件。
29.图1为依据本公开一些实施例一种具有气隙以降低在多个导电特征之间的电容耦合的半导体晶粒结构的制备方法的流程示意图，而所述导电特征是例如导线(lines)或电线(wires)。
30.图2为依据本公开一些实施例形成该半导体晶粒结构的一中间阶段的剖视示意图。
31.图3为依据本公开一些实施例在形成该半导体晶粒结构中形成一碳硬遮罩的一中间阶段的剖视示意图。
32.图4为依据本公开一些实施例在形成该半导体晶粒结构中形成一间隙子开口的一中间阶段的剖视示意图。
33.图5为依据本公开一些实施例在形成该半导体晶粒结构中形成一支撑主链(backbone)的一中间阶段的剖视示意图。
34.图6为依据本公开一些实施例在形成该半导体晶粒结构中形成一导体块(conductor block)的一中间阶段的剖视示意图。
35.图7为依据本公开一些实施例在形成该半导体晶粒结构中执行一平坦化制程的一中间阶段的剖视示意图。
36.图8为依据本公开一些实施例在形成该半导体晶粒结构中执行一凹陷制程的一中间阶段的剖视示意图。
37.图9为依据本公开一些实施例在形成该半导体晶粒结构中形成一金属硅化物层(metal silicide layer)的一中间阶段的剖视示意图。
38.图10为依据本公开一些实施例在形成该半导体晶粒结构中形成一第一硬遮罩的一中间阶段的剖视示意图。
39.图11为依据本公开一些实施例在形成该半导体晶粒结构中执行一蚀刻制程的一中间阶段的剖视示意图。
40.图12为依据本公开一些实施例在形成该半导体晶粒结构中执行一蚀刻制程的一中间阶段的剖视示意图。
41.图13为依据本公开一些实施例在形成该半导体晶粒结构中执行一沉积制程的一中间阶段的剖视示意图。
42.图14为依据本公开一些实施例在形成该半导体晶粒结构中形成一第二支撑主链
的一中间阶段的剖视示意图。
43.图15为依据本公开一些实施例在形成该半导体晶粒结构中形成一导体块的一中间阶段的剖视示意图。
44.图16为依据本公开一些实施例在形成该半导体晶粒结构中形成一第二硬遮罩的一中间阶段的剖视示意图。
45.图17为依据本公开一些实施例在形成该半导体晶粒结构中移除该间隙子层的一中间阶段的剖视示意图。
46.图18为依据本公开一些实施例在形成该半导体晶粒结构中形成一能量可移除层以及一罩盖介电层的一中间阶段的剖视示意图。
47.图19为依据本公开一些实施例在形成该半导体晶粒结构中形成多个气隙以及多个衬垫层的一中间阶段的剖视示意图。
48.图20为依据本公开一些实施例一例示集成电路的结构示意图，该集成电路是例如一存储器元件，该集成电路具有多个存储器胞的一阵列。
49.其中，附图标记说明如下：
50.10：方法
51.30：存储器胞
52.31：场效晶体管
53.33：电容器
54.35：漏极
55.37：源极
56.39：栅极
57.100：半导体晶粒结构
58.101：基底
59.103：含硅导线
60.105：间隙子层
61.105a：间隙子开口
62.107：硬遮罩
63.109：碳硬遮罩
64.109a：遮罩开口
65.111：第一支撑主链
66.113：导体块
67.113a：导体块
68.113b：导体块
69.113c：导体块
70.113d：金属硅化物层
71.115：第一硬遮罩
72.117：碳硬遮罩
73.117a：遮罩开口
74.119：第二支撑主链
75.120：导体块
76.120d：金属硅化物层
77.121：第二硬遮罩
78.123：能量可移除层
79.125：罩盖介电层
80.127：气隙
81.129：衬垫层
82.130：气隙结构
83.300：单元区
84.400：周围区
85.1000：存储器元件
86.bl：位元线
87.s11：步骤
88.s13：步骤
89.s15：步骤
90.s17：步骤
91.s19：步骤
92.s21：步骤
93.s23：步骤
94.wl：字元线
具体实施方式
95.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
96.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
97.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
98.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，
这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
99.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
100.在本公开中，一半导体晶粒通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro
‑
optic device)、一发光显示元件(light
‑
emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体晶粒的范畴中。
101.应当理解，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。
102.图1为依据本公开一些实施例一种具有气隙以降低在多个导电特征之间的电容耦合的半导体晶粒结构的制备方法10的流程示意图，而所述导电特征是例如导线(lines)或电线(wires)。方法10可作为多个步骤执行。应当理解，方法10可以任何顺序执行，并可具有相同、更多或较少的步骤。应当理解，方法10可通过一或多个半导体制造设备或制造工具所执行。在一些实施例中，方法10包括步骤s11、s13、s15、s17、s19、s21以及s23。图1的步骤s11到s23是结合下列图式进行详细说明。
103.在一些实施例中，请参考图2到图5，如图1所示在方法10中的步骤s11，执行多个制造程序以形成一第一支撑主链111在一基底101上。
104.在一些实施例中，基底101可为一半导体晶圆，例如硅晶圆。另外或此外，半导体基底101可包括元素半导体材料、化合物半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗(germanium)及/或钻石(diamond)，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(sige)、砷磷化镓(gaasp)、铟砷化铝(alinas)、镓砷化铝(algaas)、铟砷化镓(gainas)、铟磷化镓(gainp)、及/或磷砷化镓铟(gainasp)，但并不以此为限。
105.在一些实施例中，半导体基底101具有一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，是覆盖一块状半导体(bulk semiconductor)。在一些实施例
中，半导体基底101为一绝缘体上覆半导体(semiconductor
‑
on
‑
insulator)基底，其是可包括一基底、在该基底上的一埋入氧化物层以及在该埋入氧化物层上的一半导体层，例如一绝缘体上覆硅(silicon
‑
on
‑
insulator，soi)基底、一绝缘体上覆硅锗(silicon germanium
‑
on
‑
insulator，sgoi)基底，或一绝缘体上覆锗(germanium
‑
on
‑
insulator，goi)基底。所述绝缘体上覆半导体基底可使用氧离子布植隔离(separation by implantation of oxygen，simox)制程、一晶圆接合(wafer bonding)制程、其他可应用的方法来制造。
106.在一些实施例中，半导体基底101可为多种材料，包括蓝宝石(sapphire)、硅、氮化锗(gallium nitride，gan)、锗或碳化硅，但并不以此为限。半导体基底101可为绝缘体上覆硅(soi)。在本公开的一些实施例中，半导体基底101为硅。一大致单晶体半导体(monocrystalline semiconductor)基底101的晶体方向(crystallographic orientation)，可为在米勒指数(miller indices)上的(100)、(111)或(110)中任一个。亦可能为其他晶体方向。半导体基底101的晶体方向可为偏切(offcut)。在本公开的一些实施例中，半导体基底101为具有结晶基底表面区的(100)硅，而该结晶机底表面区具有立方结晶度(cubic crystallinity)。在其他的实施例中，对于一(100)硅半导体基底101而言，半导体表面可斜切(miscut)或偏切(offcut)，举例来说，朝向(110)的2
‑
10度角。在其他实施例中，半导体基底101为具有结晶基底表面区的(111)硅，而该结晶基底表面区具有六角结晶度(hexagonal crystallinity)。
107.图2为依据本公开一些实施例形成该半导体晶粒结构100的一中间阶段的剖视示意图。在一些实施例中，例如多晶硅线的多个含硅导线103，是可设置或生长在基底101上。所述含硅导线103可包括一图案，是为最终间距的两倍(意即间距为一金属线加上在二金属线之间的间隔的宽度)，并以一硬遮罩107进行罩盖。硬遮罩107包含sin(氮化硅)。所述含硅导线103可图案化在sin、sic或氧化铝(alumina)上。一间隙子层105(意即氧化硅)可制造在所述含硅导线103上。应可理解，一缓冲层(图未示)可设置在所述含硅导线103与基底101之间。一适当的缓冲层可对应基底101的材料类型设置。
108.图3为依据本公开一些实施例在形成该半导体晶粒结构100中形成一碳硬遮罩109的一中间阶段的剖视示意图。在一些实施例中，碳硬遮罩109通过沉积制程而形成在间隙子层105上，然后一遮罩开口109a通过微影图案化(lithographically patterning)而形成在碳硬遮罩109中。
109.图4为依据本公开一些实施例在形成该半导体晶粒结构100中形成一间隙子开口105a的一中间阶段的剖视示意图。在一些实施例中，执行一蚀刻制程以转换遮罩开口109a成为间隙子层105的间隙子开口105a。
110.图5为依据本公开一些实施例在形成该半导体晶粒结构100中形成支撑主链111的一中间阶段的剖视示意图。在一些实施例中，支撑主链111可通过使用一旋涂(spin
‑
on)技术进行制造。支撑主链111的材料可为一旋涂金属氧化物(氧化钨、氧化铪或氧化锆)，其是仅沉积直到一临界高度为止。支撑主链111可为一旋涂介电质，其是在主链中具有si
‑
c
‑
si(意即非si
‑
o
‑
si)，并经过适当固化以抵抗氢氟酸(hydrofluoric(hf)acid)。在其他实施例中，可使用一非共形sin、sic或sicn，其是可余留一薄的蚀刻终止层在氧化物间隙子上，并可帮助保护金属阻障以在接下来的气隙形成期间避免hf剥除。
111.图6为依据本公开一些实施例在形成该半导体晶粒结构100中形成导体块113a的
一中间阶段的剖视示意图。在一些实施例中，移除碳硬遮罩109(例如，灰化碳硬遮罩109)，且导体层113填满在间隙子层105之间的各区域。导体层113可为一可凹陷材料，例如钴(co)、铜(cu)、钌(ru)或非晶硅(a
‑
si)(意即a
‑
si在硅化后形成cosi或nisi)。
112.图7为依据本公开一些实施例在形成该半导体晶粒结构100中执行一平坦化制程的一中间阶段的剖视示意图。如图1所示在方法10中的步骤s13，一第一导体块形成在第一支撑主链上。在一些实施例中，执行一平坦化制程，例如化学机械研磨(cmp)制程，以移除导体层113的一部分，以使间隙子层105暴露。在一些实施例中，在平坦化制程之后，多个导体块113a嵌置在间隙子层105中，其中所述导体块113a的顶端(top ends)大致相同于间隙子层105的顶端。
113.图8为依据本公开一些实施例在形成该半导体晶粒结构100中执行一凹陷制程(recessing process)的一中间阶段的剖视示意图。在一些实施例中，通过一凹陷制程以移除所述导体块113a的一部分，以形成嵌置在间隙子层105中的多个导体块113c，而凹陷制程是例如一回蚀制程，其中所述导体块113c的顶端较低于间隙子层105的顶端。
114.图9为依据本公开一些实施例在形成该半导体晶粒结构100中形成一金属硅化物层113d的一中间阶段的剖视示意图。在一些实施例中，当导体块113c为非晶硅(amorphous silicon,a
‑
si)，时，金属可沉积在导体块113c上并被退火(annealed)以形成金属硅化物层113d在导体块113c上。在一些实施例中，金属镍(ni)可沉积并退火，以形成硅化镍(nisi)，或者是金属钴(co)可沉积且退火，以形成硅化钴(cosi)。
115.图10为依据本公开一些实施例在形成该半导体晶粒结构100中形成一第一硬遮罩115的一中间阶段的剖视示意图。在一些实施例中，执行一沉积制程以形成第一硬遮罩115在金属硅化物层113d上，然后在第一硬遮罩115上执行一平坦化制程。在一些实施例中，第一硬遮罩115可包含碳化硅(sic)、碳氧化硅(sioc)、氧化锆(zro2)、氧化铪(hfo2)或氧化钨。在一些实施例中，第一硬遮罩115可以下一或多个：介电质、碳化物或金属碳化物。在形成第一硬遮罩115后，第一硬遮罩115下方的导体块113c与金属硅化物层113d可视为一金属导线或一电线。
116.图11为依据本公开一些实施例在形成该半导体晶粒结构100中执行一蚀刻制程的一中间阶段的剖视示意图。在一些实施例中，通过一蚀刻制程以选择性地蚀刻硬遮罩107，以移除硬遮罩107，进而暴露所述含硅导线103，而蚀刻制程是例如一干蚀刻制程，同时余留所述含硅导线103在基底101上。
117.图12为依据本公开一些实施例在形成该半导体晶粒结构100中执行一蚀刻制程的一中间阶段的剖视示意图。在一些实施例中，蚀刻掉所述含硅导线103，以暴露基底101的一些部分，同时余留间隙子层105在基底101上。
118.图13为依据本公开一些实施例在形成该半导体晶粒结构100中执行一沉积制程的一中间阶段的剖视示意图。在一些实施例中，执行沉积制程以沉积间隙子层105的材料在至少基底101与第一硬遮罩115的暴露部分。
119.图14为依据本公开一些实施例在形成该半导体晶粒结构100中形成一第二支撑主链的一中间阶段的剖视示意图。如图1所示在方法10中的步骤s15，一第二支撑主链119形成在基底101上。在一些实施例中，类似于在图3到图5所描述的制造程序，一碳硬遮罩117通过沉积制程而形成在间隙子层105，然后一遮罩开口117a通过微影图案化而形成在碳硬遮罩
117中。在一些实施例中，执行一蚀刻制程以转换遮罩开口117a成为间隙子层105的一间隙子开口，进而暴露基底101的一部分。接下来，然后支撑主链119则形成在基底101的该暴露部分。
120.图15为依据本公开一些实施例在形成该半导体晶粒结构100中形成一导体块120的一中间阶段的剖视示意图。如图1所示在方法10中的步骤s17，一第二导体块120形成在第二支撑主链119上。在一些实施例中，类似于如图6到图9所描述的制造程序，移除碳硬遮罩117(意即灰化碳硬遮罩117)，且导体块120填满在间隙子层105之间的各区域。导体块120可为一可凹陷材料，例如co、cu、ru或a
‑
si(意即a
‑
si在硅化之后形成cosi或nisi)。
121.在一些实施例中，执行一平坦化制程，例如化学机械研磨(cmp)，以移除导体块120的一部分，以使间隙子层105暴露。在一些实施例中，在平坦化制程之后，导体块119嵌置在间隙子层105中，其中导体块120的顶部大致相同于间隙子层105的顶部。在一些实施例中，然后执行一凹陷制程，例如一回蚀制程，以移除导体块120的一部分，其中导体块120的顶部大致相同于间隙子层105的顶部。
122.在一些实施例中，当导体块120为a
‑
si时，金属可沉积并退火以形成一金属硅化物层120d在导体块120上。在一些实施例中，金属镍(ni)可沉积并退火以形成硅化镍(nisi)，或者是金属钴(co)可沉积且退火以形成硅化钴(cosi)。
123.图16为依据本公开一些实施例在形成该半导体晶粒结构100中形成一第二硬遮罩121的一中间阶段的剖视示意图。在一些实施例中，执行一沉积制程以形成第二硬遮罩121在金属硅化物层120d上，然后在第二硬遮罩121上执行一平坦化制程。在一些实施例中，第二硬遮罩121可包含sic、sioc、zro2、hfo2或氧化钨。在一些实施例中，第二硬遮罩121可为以下其中一或多个：介电质、碳化物或金属碳化物。在形成第二硬遮罩121之后，罩盖有第二硬遮罩121的导体块120与金属硅化物层120可表示成一金属导线或一电线。
124.图17为依据本公开一些实施例在形成该半导体晶粒结构100中移除该间隙子层105的一中间阶段的剖视示意图。如图1所示在方法10中的步骤s19，多个悬吊导体块形成在基底上，并连接到第一导体块与第二导体块。在一些实施例中，移除间隙子层105以暴露基底101。在一些实施例中，可进行hf清洗以移除间隙子层105，同时并未蚀刻第一支撑主链111与第二支撑主链119。第一套的导体块113c与导体块120(金属导线、电线)设置在第一支撑主链111与第二支撑主链119上，同时一第二套的导体块113c与导体块120(金属导线、电线)悬吊在位在第一支撑主链111与第二支撑主链119之间的基底101上。
125.图18为依据本公开一些实施例在形成该半导体晶粒结构100中形成一能量可移除层123以及一罩盖介电层125的一中间阶段的剖视示意图。如图1所示在方法10中的步骤s21，一能量可移除层以及一罩盖介电层依序形成在基底上。在一些实施例中，依据一些实施例，能量可移除层123与罩盖介电层125依序形成在基底101上。
126.在一些实施例中，能量可移除层123包括一热可分解材料。在一些其他实施例中，能量可分解材料123的材料包括一光可分解材料、一电子束可分解材料或其他可应用的能量可分解材料。尤其是，在一些实施例中，能量可移除层123的材料包括一基础材料以及一可分解成孔剂材料，而该可分解成孔剂材料是在暴露在一能量源(意即热源)时而被大致地移除。
127.在一些实施例中，基础材料包含氢倍半硅氧烷(hydrogen silsesquioxane，hsq)、
甲基硅酸盐(methylsilsesquioxane，msq)、多孔聚芳醚(porous polyarylether，pae)、多孔silk(porous silk)或多孔氧化硅(porous sio2)，而可分解成孔剂材料包含一成孔剂有机化合物(porogen organic compound)，其是可提供孔隙率给原本被在接下来的制程的能量可移除层123所占用的空间。
128.此外，罩盖介电层125是由氧化硅、氮化硅、氮氧化硅或其多层所制。在一些实施例中，罩盖介电层125由一低介电常数(low
‑
k)的介电材料所制。此外，能量可移除层123与罩盖介电层125可通过多个沉积制程所形成。在一些实施例中，所述沉积制程包括化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、旋转涂布或其他可应用的制程。
129.图19为依据本公开一些实施例在形成该半导体晶粒结构100中形成多个气隙127以及多个衬垫层129的一中间阶段的剖视示意图。如图1所示在方法10中的步骤s23，执行一热处理制程以转换能量可移除层成为多个气隙，而多个衬垫层是环绕所述气隙设置。在一些实施例中，执行一热处理制程以转换能量可移除层123成为一气隙结构130，气隙结构130具有一气隙127以及一衬垫层129，且衬垫层129环绕气隙127设置。在一些实施例中，使用热处理制程以移除能量可移除层123的可分解成孔剂材料，以产生孔洞(pores)，且能量可移除层123的基础材料是累积在能量可移除层123的边缘，以形成多个衬垫层129。在所述可分解成孔剂材料移除之后，空气是填满所述孔洞，以便在能量可移除层123的多个余留部分内侧获得多个气隙127。在一些实施例中，所述气隙127可为真空(意即抽出在所述气隙中的气体)。
130.在一些实施例中，所述气隙127可包括一惰性气体(意即氮气、氦气、氩气、空气等等)。
131.在一些其他实施例中，热处理制程可由一光处理制程、一电子束处理制程、其组合或是其他可应用的能量处理制程所取代。举例来说，一紫外光(ultraviolet(uv)light)或激光可用来移除能量可移除层123的可分解成孔剂材料，以便获得该气隙127。
132.图20为依据本公开一些实施例一例示集成电路的结构示意图，该集成电路是例如一存储器元件1000，该集成电路具有多个存储器胞30的一阵列。在一些实施例中，存储器元件1000具有一动态随机存取存储器(dram)元件。在一些实施例中，存储器元件1000具有多个存储器胞30，配置成一栅格图案(grid pattern)，并具有多个列(rows)及行(columns)。多个存储器胞30可依据系统需求(system requirements)以及制造技术(fabrication technology)而改变。
133.在一些实施例中，每一存储器胞30具有一存取元件以及一存储元件。存取元件经配置以提供控制存取到存储元件。尤其是，依据一些实施例，存取元件为一场效晶体管(fet)31，且存储元件为一电容器33。在每一存储器胞30中，场效晶体管31具有一漏极35、一源极37以及一栅极39。电容器33的一端子(terminal)电性连接到场效晶体管31的源极37，而电容器33的另一端子可电性连接到接地(ground)。此外，在每一存储器胞30中，场效晶体管31的栅极39电性连接到一字元线wl，且场效晶体管31的漏极35电性连接到一位元线bl。
134.以上的描述是提及场效晶体管31电性连接到电容器33的端子为源极37，且场效晶体管31电性连接到位元线bl的端子为漏极35。然而，在读取(read)与写入(write)操作期间，场效晶体管31电性连接到电容器33的端子可为漏极，且场效晶体管31电性连接到位元线bl的端子可为源极。意即，场效晶体管31的任一端子可为一源极或一漏极，其是取决于场
效晶体管31被施加到源极、漏极与栅极的电压所控制的方式。
135.通过控制在栅极39经由字元线wl的电压，一电压电位(voltage potential)可跨经场效晶体管30而产生，以使电荷(electrical charge)可从源极35流向电容器33。因此，存储在电容器33中的电荷可表示成在存储器胞30中的一二位元数据。举例来说，存储在电容器33中的一临界电压上的一正电荷表示成二位元的“1”。若是在电容器33中的电荷在临界值下的话，一二位元“0”可称为被存储在存储器胞30中。
136.所述位元线bl经配置以从所述存储器胞30读取或写入数据，以及将数据读取或写入到所述存储器胞30。所述字元线wl经配置以致动(activate)场效晶体管31，进行存取所述存储器胞30的一特定列。据此，存储器元件1000亦具有一周围区，其是可包括一位址缓冲器(address buffer)、一行解码器(row decoder)以及一列解码器(column decoder)。行解码器与列解码器选择地存取所述存储器胞30以响应多个位址信号，而在读取、写入与刷新(refresh)操作期间，所述位址信号是提供给位址缓冲器。所述位址信号典型地通过一外部控制器所提供，而外部控制器是例如一微处理器或其他类型的存储器控制器。
137.请往回参考图19，所述气隙127形成在位在单元区300(例如图案密集区)中的半导体元件结构中；相对地，在周围区400(例如图案稀疏区(pattern
‑
loose region))中的半导体元件结构并未形成气隙。
138.在本公开中是提供有半导体晶粒结构100的多个实施例。半导体晶粒结构100具有多个气隙127，且导体块113c与导体块120是通过所述气隙127而相互分开设置。因此，可降低在所述导电特征之间的寄生电容。所以，可改善整体元件的效能(例如降低的功耗以及电阻
‑
电容延迟(rc delay))，且可提升该半导体元件的良率。
139.本公开的一实施例提供一种半导体晶粒结构，包括一基底；一第一支撑主链，设置在该基底上；一第二支撑主链；设置在该基底上；一第一导体块，设置在该第一支撑主链上；一第二导体块，设置在该第二支撑主链上；一第三导体块，设置在该基底上，并连接到该第一导体块以及该第二导体块；以及一气隙结构，设置在该第一导体块、该第二导体块以及该第三导体块之间，其中该气隙结构包括一气隙以及一衬垫层，该衬垫层环绕该气隙设置。
140.本公开的另一实施例提供一种半导体晶粒结构，包括一基底，具有一第一侧以及一第二侧；一第一导体块，设置在该第一侧上；一第二导体块，设置在该第二侧上；一第三导体块，设置在该基底上，并连接到该第一导体块与该第二导体块；以及一气隙结构，设置在该第一导体块与该第二导体块之间，其中该气隙结构包括一气隙以及一衬垫层，该衬垫层环绕该气隙设置。
141.本公开的另一实施例提供一种半导体晶粒结构的制备方法，包括：形成一第一支撑主链在一基底上；形成一第一导体块在该第一支撑主链上；形成一第二支撑主链在该基底上；形成一第二导体块在该第二支撑主链上；形成一第三导体块悬吊在该基底上，并连接到该第一导体块与该第二导体块；依序形成一能量可移除层以及一罩盖介电层在该基底上，且该能量可移除层与该罩盖介电层将该第一导体块、该第二导体块与该第三导体块分开；以及执行一热处理程序，以转换该能量可移除层成为多个气隙结构，其中至少一气隙结构包括一气隙以及一衬垫层，该衬垫层环绕该气隙设置。
142.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且
以其他制程或其组合替代上述的许多制程。
143.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本技术案的权利要求内。