一种沟槽超级结功率MOSFET器件及其制备方法与流程

一种沟槽超级结功率mosfet器件及其制备方法
技术领域
1.本发明属于半导体集成电路技术领域，具体涉及一种沟槽超级结功率mosfet器件及其制备方法。


背景技术：

2.功率器件在开关电源、智能电网、新能源汽车、led等领域有着广泛应用，起着降低功耗、提升效率的作用。
3.由于功率器件的导通电阻由于击穿电压的限制而无法再降低，引入的超级结理论使得功率器件能够大大降低导通电阻，提高开关速度。超级结结构是基于传统功率mosfet器件，在n型外延层中形成与n型外延层交替排列的p型薄层，即形成n、p交错的超结柱区。p柱区和n柱区电荷平衡，因此在反向电压下能彼此耗尽，从而提高器件的击穿电压。传统的超级结器件实现超结柱区有两种方法，一种是通过离子注入和多次外延实现，另一种是通过沟槽刻蚀和外延填充的方法来实现。
4.但是，在传统的超级结器件的制造过程中，形成超结的p型柱和n型柱在制造过程中可能会相互扩散，导致击穿电压降低。此外，传统的超级结器件内部可能存在一个体二极管，由于储存很高的反向恢复电荷，造成器件的反向恢复时间变长。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了一种沟槽超级结功率mosfet器件及其制备方法。
6.本发明的一个实施例提供了一种沟槽超级结功率mosfet器件，包括：
7.一种沟槽超级结功率mosfet器件，其特征在于，包括：
8.n 衬底层；
9.依次设置于所述n 衬底层上的第一缓冲层、第二缓冲层和第三缓冲层；其中，所述第一缓冲层、所述第二缓冲层和所述第三缓冲层的掺杂浓度依次递减；
10.n
‑
漂移区，设置于所述第三缓冲层上；其中，所述n
‑
漂移区的掺杂浓度大于所述第三缓冲层的掺杂浓度，且小于所述第二缓冲层的掺杂浓度；
11.至少两个p
‑
柱区，间隔设置于所述n
‑
漂移区内，其中，在所述n
‑
漂移区内形成有与所述p
‑
柱区相邻分布的若干n
‑
柱区，相邻所述n
‑
柱区和所述p
‑
柱区之间设置有第一绝缘层；
12.若干第二绝缘层，分别设置于所述p
‑
柱区上；
13.若干栅极，分别设置于所述第二绝缘层上；
14.若干p
‑
体区，分别设置于所述栅极两侧；其中，相邻所述栅极和所述p
‑
体区之间设置有第三绝缘层；相邻所述p
‑
体区之间设置有第一沟槽；
15.若干n 源区，分别设置于所述p
‑
体区上；其中，相邻所述栅极和所述n 源区之间设置有所述第三绝缘层；
16.若干p 接触区，分别设置于所述n
‑
柱区上；
17.若干第四绝缘层，分别设置于所述n 源区、所述栅极上；其中，所述n 源区与所述第四绝缘层之间设置有所述第三绝缘层；
18.源极，设置于所述第四绝缘层和所述第一沟槽上；
19.漏极，设置于所述n 衬底层下表面，以构成超级结沟槽超级结功率mosfet器件。
20.在本发明的一个实施例中，所述第一缓冲层的厚度为5μm～6μm、掺杂浓度为1
×
10
16
cm
‑3～5
×
10
16
cm
‑3。
21.在本发明的一个实施例中，所述第二缓冲层的厚度为13μm～17μm、掺杂浓度为4
×
10
15
cm
‑3～5
×
10
15
cm
‑3。
22.在本发明的一个实施例中，所述第三缓冲层的厚度为7μm～11μm、掺杂浓度为1
×
10
15
cm
‑3～1.5
×
10
15
cm
‑3。
23.在本发明的一个实施例中，所述p
‑
柱区和所述n
‑
柱区厚度均为33μm～39μm、掺杂浓度均为3
×
10
15
cm
‑3～3.5
×
10
15
cm
‑3。
24.本发明的另一个实施例提供了一种沟槽超级结功率mosfet器件的制备方法，包括：
25.在n 衬底层上生长掺杂浓度小于所述n 衬底层掺杂浓度的第一缓冲层；
26.在所述第一缓冲层上生长掺杂浓度小于所述第一缓冲层掺杂浓度的第二缓冲层；
27.在所述第二缓冲层上生长掺杂浓度小于所述第二缓冲层掺杂浓度的第三缓冲层；
28.在所述第三缓冲层上生长掺杂浓度大于所述第三缓冲层掺杂浓度的p
‑
外延层；
29.在所述p
‑
外延层上沉积第二绝缘层，并在所述第二绝缘层上沉积第一光刻胶；
30.在所述第一光刻胶上形成第一掩膜，将未被所述第一掩膜覆盖的所述第一光刻胶、所述第二绝缘层和所述p
‑
外延层刻蚀掉直至所述第三缓冲层的上表面，形成至少两个p
‑
柱区，之后将剩余的所述第一光刻胶移除；
31.在所述p
‑
柱区和所述第二绝缘层两侧沉积第一绝缘层；
32.在所述第三缓冲层和所述第一绝缘层上生长n
‑
漂移区；
33.在所述n
‑
漂移区沉积一层第二光刻胶，在所述第二光刻胶上形成第二掩膜，所述第二掩膜的开口位置在所述p
‑
柱区正上方；
34.将未被所述第二掩膜覆盖的所述n
‑
漂移区蚀掉直至所述第二绝缘层，形成第一沟槽，所述n
‑
漂移区未被刻蚀掉的部分形成n
‑
柱区，之后将剩余的所述第二光刻胶移除；
35.在所述n
‑
柱区上和所述第一沟槽侧壁生长第三绝缘层；
36.在所述第一沟槽内淀积栅极材料形成栅极；
37.在所述n
‑
柱区顶部进行离子注入形成p
‑
体区；
38.在所述p
‑
体区顶部进行离子注入形成n 源区；
39.在所述栅极和所述第二绝缘层上生长第四绝缘层，在所述第四绝缘层表面沉积一层第三光刻胶，在所述第三光刻胶上形成第三掩膜，所述第三掩膜的开口位置与在所述n
‑
柱区正上方，将未被所述第三掩膜覆盖的所述第三光刻胶、所述第四绝缘层、所述第三绝缘层、所述n 源区和所述p
‑
体区直至所述n
‑
柱区上表面形成第二沟槽；
40.在所述第二沟槽底部进行离子注入形成p 接触区，之后将剩余的所述第三光刻胶移除；
41.在所述第二沟槽以及所述第四绝缘层上沉积源极金属作为源极；
42.在所述n 衬底层下表面淀积漏极金属作为漏极，以完成沟槽超级结功率mosfet器件的制备。
43.在本发明的一个实施例中，所述在所述n 衬底层上生长第一缓冲层，包括：
44.在所述n 衬底层上生长厚度为5μm～6μm、掺杂浓度为1
×
10
16
cm
‑3～5
×
10
16
cm
‑3的第一缓冲层。
45.在本发明的一个实施例中，所述在所述第一缓冲层上生长第二缓冲层，包括：
46.在所述第一缓冲层上生长厚度为13μm～17μm、掺杂浓度为4
×
10
15
cm
‑3～5
×
10
15
cm
‑3的第二缓冲层。
47.在本发明的一个实施例中，所述在所述第二缓冲层上生长第三缓冲层，包括：
48.在所述第二缓冲层上生长厚度为7μm～11μm、掺杂浓度为1
×
10
15
cm
‑3～1.5
×
10
15
cm
‑3的第三缓冲层。
49.在本发明的一个实施例中，所述在所述第三缓冲层上生长p
‑
外延层，包括：
50.在所述第三缓冲层上生长厚度为33μm～39μm、掺杂浓度为3
×
10
15
cm
‑3～3.5
×
10
15
cm
‑3的p
‑
外延层
51.与现有技术相比，本发明的有益效果：
52.本发明提供的沟槽超级结功率mosfet器件，在p
‑
柱区和n
‑
柱区之间形成一层绝缘层，绝缘层保持相邻的n
‑
柱区和p
‑
柱区在制造过程中加热时不扩散到彼此，而防止击穿电压收到工艺影响；在n
‑
柱区和p
‑
柱区形成的超结区下设置一层低掺杂第三缓冲层，可以在不增加源漏泄漏电流的情况下缩短反向恢复时间，在低掺杂第三缓冲层下设置一层掺杂浓度较高的第二缓冲层，可以在反向恢复期间延长载波放电时间，进一步增加反向恢复时间。此外，为了改善器件的二次击穿能力，在掺杂浓度较高的第二缓冲层下设置一层掺杂浓度最高的第三缓冲层，使n
‑
漂移区电场在达到二次击穿时具有较高值，从而提高二次击穿电压，提升器件的可靠性。
53.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
54.图1是本发明实施例提供的一种沟槽超级结功率mosfet器件的结构示意图；
55.图2是本发明实施例提供的一种沟槽超级结功率mosfet器件的制备方法的流程示意图；
56.图3a～3r是本发明实施例提供的一种沟槽超级结功率mosfet器件的制备结构示意图。
57.附图标记说明：
[0058]1‑
漏极；2
‑
n 衬底层；3
‑
第一缓冲层；4
‑
第二缓冲层；5
‑
第三缓冲层；6
‑
n
‑
柱区；7
‑
p
‑
柱区；8
‑
第一绝缘层；9
‑
第二绝缘层；10
‑
p 接触区；11
‑
p
‑
体区；12
‑
n 源区；13
‑
栅极；14
‑
第四绝缘层；15
‑
源极；16
‑
第一光刻胶；17
‑
第二光刻胶；18
‑
第三绝缘层；19
‑
第三光刻胶。
具体实施方式
[0059]
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于
此。
[0060]
实施例一
[0061]
请参见图1，图1是本发明实施例提供的一种沟槽超级结功率mosfet器件的结构示意图。本实施例提出了一种沟槽超级结功率mosfet器件，该器件包括：
[0062]
n 衬底层2；
[0063]
依次设置于n 衬底层2上的第一缓冲层3、第二缓冲层4和第三缓冲层5；其中，第一缓冲层3、第二缓冲层4和第三缓冲层5的掺杂浓度依次递减；
[0064]
n
‑
漂移区，设置于第三缓冲层5上；其中，n
‑
漂移区的掺杂浓度大于第三缓冲层5的掺杂浓度，且小于第二缓冲层4的掺杂浓度；
[0065]
至少两个p
‑
柱区7，间隔设置于n
‑
漂移区内，其中，在n
‑
漂移区内形成有与p
‑
柱区7相邻分布的若干n
‑
柱区6，相邻n
‑
柱区6和p
‑
柱区7之间设置有第一绝缘层8；
[0066]
若干第二绝缘层9，分别设置于p
‑
柱区7上；
[0067]
若干栅极13，分别设置于第二绝缘层9上；
[0068]
若干p
‑
体区11，分别设置于栅极13两侧；其中，相邻栅极13和p
‑
体区11之间设置有第三绝缘层18；相邻p
‑
体区11之间设置有第一沟槽；
[0069]
若干n 源区12，分别设置于p
‑
体区11上；其中，相邻栅极13和n 源区12之间设置有第三绝缘层18；
[0070]
若干p 接触区10，分别设置于n
‑
柱区6上；
[0071]
若干第四绝缘层14，分别设置于n 源区12、栅极13上；其中，n 源区12与第四绝缘层14之间设置有第三绝缘层18；
[0072]
源极15，设置于第四绝缘层14和第一沟槽上；
[0073]
漏极，设置于n 衬底层2下表面，以构成超级结沟槽超级结功率mosfet器件。
[0074]
具体而言，本实施例中选择的n 衬底层2的掺杂质浓度较高，优选地，掺杂浓度为2
×
10
18
cm
‑3～3
×
10
18
cm
‑3。
[0075]
本实施例中第一缓冲层3、第二缓冲层4和第三缓冲层5的掺杂浓度依次递减，优选地，第一缓冲层3的厚度为5μm～6μm、掺杂浓度为1
×
10
16
cm
‑3～5
×
10
16
cm
‑3，第二缓冲层4的厚度为13μm～17μm、掺杂浓度为4
×
10
15
cm
‑3～5
×
10
15
cm
‑3，第三缓冲层5的厚度为7μm～11μm、掺杂浓度为1
×
10
15
cm
‑3～1.5
×
10
15
cm
‑3。
[0076]
本实施例中第一缓冲层3的掺杂浓度高于第二缓冲层4，低于发生二次击穿电压时p
‑
柱区7和n
‑
柱区6的掺杂浓度，第二缓冲层4的掺杂浓度高于p
‑
柱区7和n
‑
柱区6的掺杂浓度，第三缓冲层5的掺杂浓度低于p
‑
柱区7和n
‑
柱区6的掺杂浓度，优选地，p
‑
柱区7和n
‑
柱区6厚度均为33μm～39μm、掺杂浓度均为3
×
10
15
cm
‑3～3.5
×
10
15
cm
‑3。本实施例p
‑
柱区7和n
‑
柱区6通过第一绝缘层8相互分离,n
‑
柱区和p
‑
柱区电荷平衡。
[0077]
本实施例在n 衬底层2和n
‑
漂移区之间加入三层n型缓冲层，显著降低了反向恢复电流和反向恢复时间，并改善器件的二次击穿能力，具体地：本实施例设置的第一层缓冲层3掺杂浓度较低，使耗尽区通过第一缓冲层3时扩展减缓，从而提高软度因子，降低反向恢复时间，而第二层缓冲层4的掺杂浓度比n
‑
漂移区的掺杂浓度高，在器件的反向恢复操作期间起到载体容器的作用，延长了载波放电时间，进一步增加了反向恢复时间，得到软恢复波形，最后第三层缓冲层5的掺杂浓度高于第二层缓冲层4的掺杂浓度，使得整个缓冲结构耗
尽会改变电场分布，从而提高器件的二次击穿电压。
[0078]
本实施例中n 源区12和p
‑
体区11通过第三绝缘层18与栅极13分离，优选地，p
‑
体区11的厚度为7μm～10μm、掺杂浓度为3
×
10
18
cm
‑3～1
×
10
19
cm
‑3，n 源区12的厚度为5μm～6μm、掺杂浓度为3
×
10
18
cm
‑3～1
×
10
19
cm
‑3；p 接触区10将第一沟槽中的栅极13与n
‑
柱区6分离，优选地，p 接触区10的厚度为6μm～7μm、掺杂浓度为2
×
10
19
cm
‑3～3
×
10
19
cm
‑3。其中，本实施例栅极13的栅极材料可以采用磷离子掺杂的多晶硅，掺杂浓度为5
×
10
19
cm
‑3～1
×
10
20
cm
‑3，第一沟槽中心在竖直方向与所述p
‑
柱区7对齐，优选地，第一沟槽的宽度为10μm～15μm、深度为15μm～20μm，栅极13的宽度为10μm～15μm、厚度为15μm～20μm。
[0079]
本实施例源极15的源极金属可以为cu/al合金，在第一沟槽以及第四绝缘层14上形成，优选地，源极15的厚度为10μm～15μm；漏极的漏极金属可以为cu/al合金，在n 衬底层2下表面形成，优选地，漏极的厚度为10μm～15μm。
[0080]
本实施例第一绝缘层8、第二绝缘层9、第三绝缘层18和第四绝缘层14均为介电层或者氧化物，不同绝缘层可以采用不同的材料形成，第一绝缘层8、第二绝缘层9、第三绝缘层18和第四绝缘层14的厚度根据器件设计需要设置。其中，第一绝缘层8可描述为隔离柱区。
[0081]
综上所述，本实施例提供的沟槽超级结功率mosfet器件，在p
‑
柱区7和n
‑
柱区6之间形成一层绝缘层，绝缘层保持相邻的n
‑
柱区6和p
‑
柱区7在制造过程中加热时不扩散到彼此，而防止击穿电压收到工艺影响；在n
‑
柱区6和p
‑
柱区7形成的超结区下设置一层低掺杂第三缓冲层5，可以在不增加源漏泄漏电流的情况下缩短反向恢复时间，在低掺杂第三缓冲层5下设置一层掺杂浓度较高的第二缓冲层4，可以在反向恢复期间延长载波放电时间，进一步增加反向恢复时间。此外，为了改善器件的二次击穿能力，在掺杂浓度较高的第二缓冲层4下设置一层掺杂浓度最高的第三缓冲层5，使n
‑
漂移区电场在达到二次击穿时具有较高值，从而提高二次击穿电压，提升器件的可靠性。
[0082]
实施例二
[0083]
在上述实施例一的基础上，请再参见图2、图3a～图3r，图2是本发明实施例提供的一种沟槽超级结功率mosfet器件的制备方法的流程示意图，图3a～3r是本发明实施例提供的一种沟槽超级结功率mosfet器件的制备结构示意图。本实施例提出了一种沟槽超级结功率mosfet器件的制备方法，该方法包括以下步骤：
[0084]
s1、在n 衬底层2上生长掺杂浓度小于n 衬底层2掺杂浓度的第一缓冲层3。
[0085]
具体而言，请再参见图3a，本实施例对n 衬底层2采用rca清洗标准进行清洗，然后在n 衬底层2上生长厚度为5μm～6μm、氮离子掺杂浓度为1
×
10
16
cm
‑3～5
×
10
16
cm
‑3的第一缓冲层3，外延温度为1570℃。
[0086]
s2、在第一缓冲层3上生长掺杂浓度小于第一缓冲层3掺杂浓度的第二缓冲层4。
[0087]
具体而言，请再参见图3b，本实施例在第一缓冲层3上生长厚度为13μm～17μm、氮离子掺杂浓度为4
×
10
15
cm
‑3～5
×
10
15
cm
‑3的第二缓冲层4，外延温度为1570℃。
[0088]
s3、在第二缓冲层4上生长掺杂浓度小于第二缓冲层4掺杂浓度的第三缓冲层5。
[0089]
具体而言，请再参见图3c，本实施例在第二缓冲层4上生长厚度为7μm～11μm、氮离子掺杂浓度为1
×
10
15
cm
‑3～1.5
×
10
15
cm
‑3的第三缓冲层5，外延温度为1570℃。
[0090]
s4、在第三缓冲层5上生长掺杂浓度大于第三缓冲层5掺杂浓度的p
‑
外延层。
[0091]
具体而言，请再参见图3d，本实施例在第三缓冲层5上生长厚度为33μm～39μm、铝离子掺杂浓度为3
×
10
15
cm
‑3～3.5
×
10
15
cm
‑3的p
‑
外延层，外延温度为1570℃。
[0092]
s5、在p
‑
外延层上沉积第二绝缘层9，并在第二绝缘层9上沉积第一光刻胶16。
[0093]
具体而言，请再参见图3e，本实施例在p
‑
外延层上沉积2μm～3μm的的低温氧化物，形成第二绝缘层9。之后，在第二绝缘层9上沉积第一光刻胶16。其中，第二绝缘层9为热氧化物或通过次大气压化学气相沉积(selected area chemical vapor deposition，简称sacvd)的方法沉积的氧化物。
[0094]
s6、在第一光刻胶16上形成第一掩膜，将未被第一掩膜覆盖的第一光刻胶16、第二绝缘层9和p
‑
外延层刻蚀掉直至第三缓冲层5的上表面，形成至少两个p
‑
柱区7，之后将剩余的第一光刻胶16移除。
[0095]
具体而言，请再参见图3f，本实施例在s5中沉积的第一光刻胶16上形成第一掩膜，将未被第一掩膜覆盖的第一光刻胶16、第二绝缘层9和p
‑
外延层刻蚀掉直至第三缓冲层5的上表面，剩余的第二绝缘层9即本实施例图1中的第二绝缘层9。剩余的p
‑
外延层形成p
‑
柱区7。之后，将剩余的第一光刻胶16移除。
[0096]
s7、在p
‑
柱区7和第二绝缘层9两侧沉积第一绝缘层8。
[0097]
具体而言，请再参见图3g，本实施例在p
‑
柱区7和第二绝缘层9两侧沉积厚度为1μm～2μm的低温氧化物，形成第一绝缘层8。其中，第一绝缘层8与第二绝缘层9类似，为热氧化物或通过sacvd方法沉积的氧化物。传统的超级结器件在制造超级结时可能会导致p
‑
柱区和n
‑
柱区相互扩散，而降低击穿电压，本实施例在p
‑
柱区形成后在p
‑
柱区周围形成了一层第一绝缘层8，相当于隔离层，隔离层保持p
‑
柱区和n
‑
柱区在制造过程中不会相互扩散，防止击穿电压收到工艺影响。
[0098]
s8、在第三缓冲层5和第一绝缘层8上生长n
‑
漂移区。
[0099]
具体而言，请再参见图3h，本实施例将第二绝缘层9上方的多余的第一绝缘层8去除。在第三缓冲层5表面、p
‑
柱区7以及将p
‑
柱区7隔离开的第一绝缘层8周围生长厚度为47μm～53μm、氮离子掺杂浓度为3
×
10
15
cm
‑3～3.5
×
10
15
cm
‑3的n
‑
漂移区，外延温度为1570℃。
[0100]
本实施例通过s1～s3在n 衬底层2和n
‑
漂移区之间加入三层n型缓冲层，显著降低了反向恢复电流和反向恢复时间，并改善器件的二次击穿能力，具体地：本实施例设置的第一层缓冲层3掺杂浓度较低，使耗尽区通过第一缓冲层3时扩展减缓，从而提高软度因子，降低反向恢复时间，而第二层缓冲层4的掺杂浓度比s8中n
‑
漂移区的掺杂浓度高，在器件的反向恢复操作期间起到载体容器的作用，延长了载波放电时间，进一步增加了反向恢复时间，得到软恢复波形，最后第三层缓冲层5的掺杂浓度高于第二层缓冲层4的掺杂浓度，使得整个缓冲结构耗尽会改变电场分布，从而提高器件的二次击穿电压。
[0101]
s9、在n
‑
漂移区沉积一层第二光刻胶17，在第二光刻胶17上形成第二掩膜，第二掩膜的开口位置在p
‑
柱区7正上方。
[0102]
具体而言，请再参见图3i，本实施例在n
‑
漂移区表面沉积一层第二光刻胶17，选择性地去除第二光刻胶17形成第二掩膜。其中，第二掩膜将用于在n
‑
漂移区中形成第一沟槽，第二掩膜的掩膜开口位置与p
‑
柱区7位置一致，即在p
‑
柱区7正上方。
[0103]
s10、将未被第二掩膜覆盖的n
‑
漂移区蚀掉直至第二绝缘层9，形成第一沟槽，n
‑
漂移区未被刻蚀掉的部分形成n
‑
柱区6，之后将剩余的第二光刻胶17移除。
[0104]
具体而言，请再参见图3j，本实施例通过第二掩膜，将未被第二掩膜覆盖的n
‑
漂移区蚀掉直至第二绝缘层9，形成延伸到第二绝缘层9的第一沟槽，同时未被刻蚀掉的n
‑
漂移区形成n
‑
柱区6。优选地，第一沟槽的宽度为10μm～15μm、深度为15μm～20μm。之后将剩余的第二光刻胶17移除。
[0105]
s11、在n
‑
柱区6上和第一沟槽侧壁生长第三绝缘层18。
[0106]
具体而言，请再参见图3k，本实施例刻蚀掉第二掩膜，在n
‑
漂移区表面(n
‑
柱区6)生长一层低温氧化物作为第三绝缘层18，然后进行退火。其中，第三绝缘层18与第二绝缘层9类似，为热氧化物或通过sacvd方法沉积的氧化物。
[0107]
s12、在第一沟槽内淀积栅极材料形成栅极13。
[0108]
具体而言，请再参见图3l，本实施例在第三绝缘层18上淀积形成磷离子掺杂的多晶硅，用抛光工艺去除第一沟槽外的多晶硅，再将第一沟槽中高于n
‑
柱区6的部分多晶硅刻蚀掉，使多晶硅与n
‑
柱区6的表面水平对齐，形成栅极13。其中，第一沟槽、栅极13、第三绝缘层18共同形成沟槽栅。
[0109]
s13、在n
‑
柱区6顶部进行离子注入形成p
‑
体区11。
[0110]
具体而言，请再参见图3m，本实施例在n
‑
柱区6进行多次铝离子选择性注入，形成厚度为7μm～10μm、掺杂浓度为3
×
10
18
cm
‑3～1
×
10
19
cm
‑3的p
‑
体区11，，注入温度为650℃。之后，采用rca清洗标准对器件表面进行清洗；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
[0111]
s14、在p
‑
体区11顶部进行离子注入形成n 源区12。
[0112]
具体而言，请再参见图3n，本实施例在p
‑
体区11中进行多次氮离子选择性注入，形成厚度为5μm～6μm、掺杂浓度为1
×
10
19
cm
‑3的n 源区12，注入温度为650℃。之后，采用rca清洗标准对器件表面进行清洗；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
[0113]
s15、在栅极13和第二绝缘层9上生长第四绝缘层14。
[0114]
具体而言，请再参见图3o，本实施例在栅极13和第二绝缘层9上淀积一层低温氧化物，形成第四绝缘层14。其中，第四绝缘层14与第二绝缘层9类似，为热氧化物或通过sacvd方法沉积的氧化物。
[0115]
s16、在第四绝缘层14表面沉积一层第三光刻胶19，在第三光刻胶19上形成第三掩膜，第三掩膜的开口位置与在n
‑
柱区6正上方，将未被第三掩膜覆盖的第三光刻胶19、第四绝缘层14、第三绝缘层18、n 源区12和p
‑
体区11直至n
‑
柱区6上表面形成第二沟槽。
[0116]
具体而言，请再参见图3p，本实施例在首先在栅极13和第二绝缘层9上生长第四绝缘层14，并在第四绝缘层14表面沉积一层第三光刻胶19，在第三光刻胶19上形成第三掩膜，第三掩膜的开口位置与在n
‑
柱区6正上方，将未被第三掩膜覆盖的第三光刻胶19、第四绝缘层14、第三绝缘层18、n 源区12和p
‑
体区11直至n
‑
柱区6上表面形成第二沟槽。
[0117]
s16、在第二沟槽底部进行离子注入形成p 接触区10，之后将剩余的第三光刻胶19移除。
[0118]
具体而言，请再参见图3q，本实施例在每个第二沟槽底部进行多次铝离子选择性注入，形成厚度为6μm～7μm、掺杂浓度为2
×
10
19
cm
‑3～3
×
10
19
cm
‑3的p 接触区10，注入温度为650℃，之后将剩余的第三光刻胶19移除。采用rca清洗标准对器件表面进行清洗；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
[0119]
s17、在第二沟槽以及第四绝缘层14上沉积源极金属作为源极15，在n 衬底层2下表面淀积漏极金属作为漏极，已完成沟槽超级结功率mosfet器件的制备。
[0120]
具体而言，请再参见图3r，本实施例去除光刻胶，在第二沟槽以及第四绝缘层14上沉积源极金属，源极金属可以为cu/al合金，形成源极15，源极15厚度为10μm～15μm；在n 衬底层2下表面淀积漏极金属，本实施例漏极金属可以为cu/al合金，形成漏极，漏极厚度为10μm～15μm。
[0121]
本实施例提出的沟槽超级结功率mosfet器件的制备方法，可以执行上述实施例一所述的沟槽超级结功率mosfet器件实施例，其实现原理和技术效果类似，在此不再赘述。
[0122]
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。