存算一体式智能芯片、控制方法及控制器与流程

1.本技术涉及人工智能、存算一体技术及芯片技术领域，特别是涉及存算一体式智能芯片、控制方法及控制器。


背景技术：

2.随着人工智能技术的迅速发展，人工神经网络规模越来越大，对算力的渴求日趋强烈，通用cpu和gpu的计算效率都不能满足人工神经网络计算的需求，专用的人工神经网络芯片已经成为一类新的计算芯片，需要与通用的cpu协同工作。
3.纳米技术的发展催生了以相变存储为代表的新一代的非易失存储技术，利用纳米器件在电脉冲激励下电阻发生改变的特性，设计仿生突触，利用其非线性模拟特性，在一个器件上同时实现计算与权值存储功能，形成存算一体技术，将有望将人工神经网络计算能效提升多个数量级，缓解人工智能应用的算力瓶颈。
4.然而，现有用于人工神经网络计算芯片主要以计算辅助加速的形式出现在系统中，目标应用领域选择在大数据或云计算后端服务器中，这类计算的主要特点是，所有计算所涉及的数据都是临时数据，包括权值数据都不需要非易失保存，因为不同计算任务中所需要的权值阵列数据都是不相同的，每次计算开始时都需要重新传输，计算完毕后不必保存，在供电条件十分优越的机房条件下，权值阵列数据不需要非易失保存，而存储权值阵列数据的介质由于在计算过程中需要反复更新，因此需要有足够长的写擦循环寿命。在这种要求下，只有 dram内存才能够满足要求。
5.存算一体技术诞生于非易失存储技术，尽管能够利用模拟信号对计算进行加速，且能效有极大的提高，但用于仿生突触存储权值时，更新速度不及dram快，更新的次数过多后将导致性能改变，影响计算的精度。也就是说，存算一体器件的非易失性没有得到利用，其有限的性能和寿命反而成了推广应用的阻碍。
6.相比后端人工智能计算应用场景来说，物联网前端设备的智能应用场景更适合存算一体技术应用。由于物联网前端通常是针对一个特定功能，在一个特定场景下的应用，所需要的神经网络常常是一个训练好的网络，并终身使用，仅仅可能会有较少次数的更新。因此，存算一体器件百万次以上的更新寿命完全可以满足要求，而极高能效的特色又正好能够迎合前端设备配置不足、供电不便的痛点需求，因此，存算一体芯片结构符合前端计算才会更有意义。
7.从芯片的角度上看，前端应用需求与后端差异极大，由于前端环境和需求的多样性，不可能提供一个像后端服务器这种相对十分单一的运行环境，其运行速度、主控芯片、外围设备、接口情况、功能要求等都是多种多样，而人工智能芯片的使用方式是一种全新的体系，从硬件接口和软件系统来看都有较大的变化，如果要求前端设备做很大的改动，不仅工程量浩大，而且许多具体问题可能根本难以解决，使得新技术的市场导入难度大，难以融入现有系统中，如何设计存算一体芯片，能够适应前端应用的多样性是亟待解决的问题。


技术实现要素：

8.鉴于以上所述现有技术的缺点，本技术的目的在于提供存算一体式智能芯片、控制方法及控制器，用于解决现有技术中的人工智能芯片难以融入现有系统中，如何设计存算一体芯片，能够适应前端应用的多样性是亟待解决的问题。
9.为实现上述目的及其他相关目的，本技术的第一方面提供一种存算一体式智能芯片，包括：存储总线接口，用于连接外部处理器；存算一体控制器，连接所述存储总线接口；内部总线，连接所述存算一体控制器；输入模块，连接所述内部总线；所述输入模块从所述存算一体控制器接收输入数据并对应转换为模拟输入信号；存算一体阵列区，连接所述输入模块和内部总线；所述存算一体阵列区用于在人工神经网络上进行预测计算，并输出包含预测计算结果的模拟输出信号；输出模块，连接所述存算一体阵列区和内部总线；所述输出模块从所述存算一体阵列区接收所述模拟输出信号后对应转换为数字信号，供所述存算一体控制器读取。
10.于本技术的第一方面的一些实施例中，所述存算一体控制器包括：外部存储总线控制器，连接所述存储总线接口；内部总线控制器，连接所述内部总线，以通过所述内部总线访问存储资源；处理器核心，配置有嵌入式代码存储器和嵌入式运行内存。
11.于本技术的第一方面的一些实施例中，所述存算一体阵列区包括多个存算一体单元；各所述存算一体单元之间通过横向总线和纵向总线相连。
12.于本技术的第一方面的一些实施例中，所述存算一体单元包括：输入开关阵列、计算加速阵列、输出开关阵列、交叉总线开关阵列；其中，所述输入开关阵列内置有输入开关矩阵；所述计算加速阵列内置有权值矩阵；所述输出开关阵列内置有输出开关矩阵；所述交叉总线开关阵列内置有交叉总线开关矩阵。
13.于本技术的第一方面的一些实施例中，所述计算加速阵列由存算一体器件按照行列方式连接而成，并根据读写选通和隔离需要为每个存算一体器件配置选通器件，通过模拟电路并利用欧姆定律实现模拟计算；其中，所述存算一体器件至少包括相变存储器件、阻变存储器件、磁存储器件。
14.于本技术的第一方面的一些实施例中，所述计算加速阵列包括读写电路，用于对所述存算一体器件的阻值进行读写；所述存算一体控制器通过所述内部总线对所述计算加速阵列中存算一体器件的阻值进行读写，按照一定顺序排列的所述存算一体器件映射到内部总线的地址空间中，形成可读写的所述权值矩阵。
15.于本技术的第一方面的一些实施例中，所述输入开关阵列包括一组模拟开关，每个所述模拟开关由一个比特的存储单元的状态进行控制；所述存算一体控制器通过所述内部总线对这些模拟开关的存储单元进行读写，这些存储单元按照一定顺序排列，并映射到内部总线的地址空间中，形成可读写的所述输入开关矩阵。
16.于本技术的第一方面的一些实施例中，所述输出开关阵列包括一组模拟开关，每个所述模拟开关由一个比特的存储单元的状态进行控制；所述存算一体控制器通过所述内部总线对这些模拟开关的存储单元进行读写，这些存储单元按照一定顺序排列，并映射到内部总线地址空间中，形成可读写的所述输出开关矩阵。
17.于本技术的第一方面的一些实施例中，所述存算一体控制器通过所述内部总线对所述输出开关矩阵进行写入操作，以选择输出所述交叉总线开关阵列输出的信号或者所述
计算加速阵列输出的信号。
18.于本技术的第一方面的一些实施例中，所述交叉总线开关阵列包括一组模拟开关，每个所述模拟开关由一个比特的存储单元的状态进行控制；所述存算一体控制器通过所述内部总线对这些模拟开关的存储单元进行读写，这些存储单元按照一定顺序排列，并映射到内部总线地址空间中，形成可读写的交叉总线开关矩阵。
19.于本技术的第一方面的一些实施例中，所述存算一体控制器通过所述内部总线对所述交叉总线开关矩阵进行写入操作，为每一路输出信号选择连接对应的输入信号，以进行横向总线和纵向总线之间的交叉互联。
20.于本技术的第一方面的一些实施例中，所述输入模块内置有输入缓冲区，供缓冲存储从所述存算一体控制器接收的输入数据。
21.于本技术的第一方面的一些实施例中，所述输出模块内置有输出缓冲区，供缓冲存储从所述存算一体阵列区接收的模拟输出信号经采集和数字化后的数据。
22.为实现上述目的及其他相关目的，本技术的第二方面提供一种存算一体式控制方法，用于控制存算一体阵列区；所述存算一体阵列区包括通过横向总线和纵向总线相连的计算加速阵列、输入开关阵列、输出开关阵列、交叉总线开关矩阵；所述控制方法包括如下任一种或多种组合：对所述计算加速阵列中的各个存算一体器件的阻值进行读写，使按照一定顺序排列的所述存算一体器件映射到内部总线的地址空间中，以形成可读写的权值矩阵；对所述输入开关阵列中的模拟开关的存储单元进行读写，使按照一定顺序排列的所述存储单元映射到内部总线的地址空间中，以形成形成可读写的输入开关矩阵；对所述输出开关阵列中的模拟开关的存储单元进行读写，使按照一定顺序排列的所述存储单元映射到内部总线的地址空间中，以形成形成可读写的输出开关矩阵；对所述交叉总线开关矩阵进行写入操作，为每一路输出信号选择连接对应的输入信号，以进行横向总线和纵向总线之间的交叉互联。
23.为实现上述目的及其他相关目的，本技术的第三方面提供一种存算一体控制器，包括：处理器及存储器；所述存储器用于存储计算机程序；所述处理器用于执行所述存储器存储的计算机程序，以使所述控制器执行所述存算一体式控制方法。
24.如上所述，本技术的存算一体式智能芯片、控制方法及控制器，具有以下有益效果：
25.1、所有处理器都有存储总线接口，这些存储总线接口在系统升级时非常容易挂载到处理器的外部总线上，不需要对系统做特别大的改动。
26.2、处理器与存储器的协同运行符合目前最基本的冯诺依曼架构，相比处理器与计算加速芯片的异构计算协同架构来说，更容易实现。
27.3、无需改造基础操作系统，易于在没有操作系统的系统中建立能够支持存储模型的存算一体式芯片的软件。
28.4、基于存储模型建立存算一体芯片，能够充分利用其非易失特性，无论是实现多进程共享，还是实现数据在不同前端节点中的远程共享或迁移，都十分方便。
附图说明
29.图1显示为本技术一实施例中存算一体式智能芯片的结构示意图。
30.图2显示为本技术一实施例中存算一体式控制方法的流程示意图。
31.图3显示为本技术一实施例中存算一体控制器的结构示意图。
32.图4显示为本技术一实施例中存算一体器件阵列的结构示意图。
具体实施方式
33.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
34.需要说明的是，在下述描述中，参考附图，附图描述了本技术的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本技术的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本技术的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本技术。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、“下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。
35.在本技术中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固持”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
36.再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。应当进一步理解，此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“a、 b或c”或者“a、b和/或c”意味着“以下任一个：a；b；c；a和b；a和c；b和c； a、b和c”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
37.为了能够适应前端应用的多样性，本发明提供存算一体式智能芯片及其使用方法，旨在基于存储模型而非计算模型来构建存算一体式芯片，该芯片具有类似存储总线的接口，将智能计算的数据输入输出转换为读写存储访问。为了使本发明的目的、技术方案及优点更加清楚明白，通过下述实施例并结合附图，对本发明实施例中的技术方案的进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定发明。
38.如图1所示，展示了本发明一实施例中存算一体式智能芯片的结构示意图。本实施例中的存算一体式智能芯片包括；存储总线接口11、存算一体控制器12、内部总线13、输入
模块14、存算一体阵列区16、输出模块17。下文，将对存算一体式智能芯片中的各个组成部分及各组成部分之间的连接和交互做详尽的说明。
39.在本实施例中，所述存储总线接口11包括随机访问内存接口和/或快访问的存储接口。所述随机访问内存用于存储和保存数据，在任何时候都可以读写，通常用作操作系统或其他运行程序的临时存储介质；随机访问内存接口包括但不限于静态随机访问内存接口(sram 接口)、动态随机访问内存接口dram接口(如ddr接口、ddr2接口、ddr3接口)、同步dram接口等。所述快访问的存储接口包括但不限于onfi接口、toggle ddr接口、 emmc接口、sdio接口等。
40.应理解的是，onfi(open nand flash interface)是一个nand flash的接口标准；onf1.0 标准支持sdr，onf2.0标准不仅支持sdr还可支持nv
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ddr，onf3.0标准增加nv
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ddr2， onf4.0增加了nv
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ddr3。toggle是samsung和toshiba以ddr为基础制定的flash接口标准，是为了对抗onfi的标准；toggle1.0对应ddr1，toggle2.0对应ddr2；toggle接口的 flash一般也支持切换到legacy接口(sdr)。
41.在本实施例中，所述存算一体控制器12连接所述存储总线接口11，具体包括外部存储总线控制器121、内部总线控制器122、处理器核心123、嵌入式代码存储器124和嵌入式运行内存125；所述外部存储总线控制器121与存储总线接口11连接；所述内部总线控制器122 与所述存算一体式智能芯片的内部总线13连接。
42.具体而言，所述外部存储总线控制器121用于通过所述存储总线接口11与外部处理器连接，并在访问时完成配置、读、写等操作。所述处理器核心123用于支持较为复杂的总线协议、控制逻辑等，其本质是一个精简指令集处理器核心(如arm或risc
‑
v等)，并相应配置有嵌入式代码存储器124(如嵌入式nor flash或嵌入式相变存储器等)以及嵌入式运行内存125(如嵌入式sram等)。所述内部总线控制器122通过所述内部总线13来访问所述存算一体式智能芯片内所有的存储资源，实现对存算一体智能计算的配置和运行控制。
43.在本实施例中，所述输入模块14连接所述内部总线13，并内置有输入缓冲区141。所述输入模块14从所述存算一体控制器12接收输入数据，并将所述输入数据缓冲至所述输入缓冲区141后，根据控制指令将所述输入数据对应转换为模拟输入信号15，传输至存算一体阵列区16进行计算。
44.在本实施例中，所述输出模块17连接所述内部总线13，并内置有输出缓冲区171。所述输出模块17从所述存算一体阵列区16接收模拟输出信号18并对应转换为数字信号后缓冲至所述输出缓冲区171，随后通知所述存算一体控制器12来读取。
45.在本实施例中，所述存算一体阵列区16是存算一体智能芯片的核心区域，用于在所配置的人工神经网络上完成预测计算，计算过程由存算一体器件相互连接而成的电阻网络及必要的模拟电路完成，输入信号和输出信号均为模拟信号，同时存在一些数字控制的开关，从而令使用者能够配置人工神经网络的网络结构。
46.具体而言，所述存算一体阵列区16由多个存算一体单元161以及单元之间相互连接的模拟信号总线组成，例如图中的存算一体阵列区16右四个存算一体单元161组成的二维网格形式的阵列(下文以上下左右来分别描述该二维网格的四个延展方向，不代表物理上实际实现时的方向，具体引出可根据需要调整)。其中，各个存算一体单元的内部结构相同，每个存算一体单元161包括输入开关阵列1611、计算加速阵列1612、输出开关阵列1613、
交叉总线开关阵列1614；所述开关阵列1611内置有输入开关矩阵1615，所述计算加速阵列1612内置有权值矩阵1616，所述输出开关阵列1613内置有输出开关矩阵1617，所述交叉总线开关阵列1614内置有交叉总线开关矩阵1618。
47.总体上看，二维网格形式能够支持从上至下和从左至右两个方向的信号流动，为方便描述和理解，将承载从上至下的信号流动的模拟信号总线称为纵向总线162，将承载从左至右的信号流动的模拟信号总线称为横向总线163。但这两类总线并不是传统的总线形式，信号在传递过程中会经过多个选择开关，开关状态选择可能会导致信号的中断、交叉或替换。
48.在一些示例中，所述存算一体单元161的接口和连接方式如下所述：每个存算一体单元 161具有完全相同的接口，即四组模拟信号总线和一组内部总线数字接口，其中的内部总线数字接口挂载于内部总线13上，且所有存算一体单元16的内部总线数字接口都挂载于同一组由存算一体控制器12发出的内部总线13上，并可根据成本或性能综合考虑，设计该总线为串行或并行总线，配置合理的总线位宽，以实现存算一体控制器对全部存算一体单元内部资源数据的访问；四组模拟信号从上、下、左、右、四个方向分别引出，与该存算一体单元在四个方向近邻的另一个存算一体单元连接，对于处于二维网格阵列的边缘的存算一体单元来说，根据所处位置有一侧或两侧的总线悬置没有连接；特别的，对于某个处于角部位置(如左上角)的存算一体单元，有一组总线与输入模块14相连，接收输入信号，而另一个处于角部位置(如右下角)的存算一体单元，有一组总线与输出模块17相连，发送输出信号。
49.在一些示例中，所述计算加速阵列1612由存算一体器件按照行列方式连接而成，并根据读写选通和隔离需要为每个存算一体器件配置选通器件，通过辅以一定的模拟电路并利用欧姆定律实现模拟计算。其中，所述存算一体器件可采用相变存储(pcm)、阻变存储(reram)、磁存储(mram)等器件技术制作而成；所述选通器件可以使用ots器件、mos管、双极型三极管和二极管等，本实施例不作限定。
50.进一步的，所述存算一体器件的阻值与人工神经网络的权值相对应，所述计算加速阵列 1612中包含对存算一体器件的阻值进行读写的读写电路，存算一体控制器12能够直接通过内部总线13对计算加速阵列1612中的阻值进行读写，计算加速阵列1612中的存算一体器件的阻值按照一定顺序排列，从存储逻辑上看，可以映射到内部总线地址空间中，成为一段可读写的权值矩阵1616。由于存算一体器件的阻值在掉电后仍能保持，因此权值矩阵1616被非易失地存储在了计算加速阵列1612中。
51.关于计算加速阵列，一种可能的实施方案如图4所示，存算一体器件阵列400中每一个存算一体器件401与一个mos选通管402的漏极连接；存算一体器件的另一端与行位线403 相连，阵列中同一行的存算一体器件连接到同一条行位线上，所有行位线与输入开关矩阵404 的输出连接；mos选通管402的源极与列位线405相连，阵列中同一列的选通管连接到同一条列位线上，所有列位线与输出开关矩阵406的输入连接；mos选通管402的栅极与字线 407相连，阵列中同一列的选通管连接到同一条字线上，所有字线与读写电路408连接；所有行位线同时也与读写电路连接；读写电路挂载在内部总线409上，当收到读写命令时，读写电路通过字线选通命令指定的列，并向指定行位线上输出读写脉冲信号，完成读写操作，此时输出开关阵列将行位线的控制权让给读写电路，当收到预测命令时，读写电路将行
位线的控制权让给输出开关阵列，并通过字线将全部选通管导通，形成预测命令所需的电阻阵列。
52.在一些示例中，所述输入开关阵列1611由一组模拟开关组成，每个模拟开关由一个比特的存储单元的状态进行控制。所述存算一体控制器12能够直接通过内部总线13对这些模拟开关的存储单元进行读写，这些存储单元按照一定顺序排列；从存储逻辑上看，可以映射到内部总线13的地址空间中，成为一段可读写的输入开关矩阵1615；通过对输入开关矩阵1615 的写入操作，即可实现将输入信号选择性的连接到计算加速阵列1612的指定输入；此外，还可通过读出操作将当前的开关状态发送至存算一体控制器12。
53.在一些示例中，所述输出开关阵列1613由一组模拟开关组成，每个模拟开关由一个比特的存储单元的状态进行控制。所述存算一体控制器12能够直接通过内部总线13对这些模拟开关的存储单元进行读写，这些存储单元按照一定顺序排列；从存储逻辑上看，可以映射到内部总线13的地址空间中，成为一段可读写的输出开关矩阵1617；通过对输出开关矩阵1617 的写入操作，即可实现针对每一路信号做出选择，选择将交叉总线开关阵列1614传送过来的信号继续透传下去，还是用计算加速阵列1612的输出信号代替；此外，还可通过读出操作将当将当前的输出总线选择状态发送至存算一体控制器12。
54.在一些示例中，所述交叉总线开关阵列1614由一组模拟开关组成，每个模拟开关由一个比特的存储单元的状态进行控制。所述存算一体控制器12能够直接通过内部总线13对这些模拟开关的存储单元进行读写，这些存储单元按照一定顺序排列；从存储逻辑上看，可以映射到内部总线13的地址空间中，成为一段可读写的交叉总线开关矩阵1618；通过对交叉总线开关矩阵1618的写入操作，即可为每一路输出信号选择连接哪一路输入信号，从而实现横向总线163与纵向总线162之间的交叉互联；此外，还可通过读出操作将当将当前的输出总线选择状态发送至存算一体控制器12。
55.如图2所示，展示了本发明一实施例中存算一体式控制方法的流程示意图。本实施例的存算一体控制方法可应用于上文中的存算一体控制器，用于控制存算一体阵列区；所述存算一体阵列区包括通过横向总线和纵向总线相连的计算加速阵列、输入开关阵列、输出开关阵列、交叉总线开关矩阵；所述控制方法包括如下任一种或多种组合：
56.步骤s21：对所述计算加速阵列中的各个存算一体器件的阻值进行读写，使按照一定顺序排列的所述存算一体器件映射到内部总线的地址空间中，以形成可读写的权值矩阵。
57.步骤s22：对所述输入开关阵列中的模拟开关的存储单元进行读写，使按照一定顺序排列的所述存储单元映射到内部总线的地址空间中，以形成形成可读写的输入开关矩阵。
58.步骤s23：对所述输出开关阵列中的模拟开关的存储单元进行读写，使按照一定顺序排列的所述存储单元映射到内部总线的地址空间中，以形成形成可读写的输出开关矩阵。
59.步骤s24：对所述交叉总线开关矩阵进行写入操作，为每一路输出信号选择连接对应的输入信号，以进行横向总线和纵向总线之间的交叉互联。
60.因本实施例的存算一体式控制方法与上文中存算一体式智能芯片的实施方式类似，因此不再赘述。
61.如图3所示，展示了本发明一实施例中存算一体控制器的结构示意图。本实例提供的存算一体控制器，包括：处理器31和存储器32；存储器32通过系统总线与处理器31连接并完成相互间的通信，存储器32用于存储计算机程序，处理器31用于运行计算机程序，使电子终端执行如上存算一体控制方法的各个步骤。
62.上述提到的系统总线可以是外设部件互连标准(peripheral component interconnect，简称 pci)总线或扩展工业标准结构(extended industry standard architecture，简称eisa)总线等。该系统总线可以分为地址总线、数据总线、控制总线等。为便于表示，图中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。通信接口用于实现数据库访问装置与其他设备(例如客户端、读写库和只读库)之间的通信。存储器可能包含随机存取存储器(random accessmemory，简称ram)，也可能还包括非易失性存储器(non
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volatile memory)，例如至少一个磁盘存储器。
63.上述的处理器可以是通用处理器，包括中央处理器(central processing unit，简称cpu)、网络处理器(network processor，简称np)等；还可以是数字信号处理器(digital signalprocessing，简称dsp)、专用集成电路(application specific integrated circuit，简称asic)、现场可编程门阵列(field－programmable gate array，简称fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
64.综上所述，本技术提供存算一体式智能芯片、控制方法及控制器，所有处理器都有存储总线接口，这些存储总线接口在系统升级时非常容易挂载到处理器的外部总线上，不需要对系统做特别大的改动；处理器与存储器的协同运行符合目前最基本的冯诺依曼架构，相比处理器与计算加速芯片的异构计算协同架构来说，更容易实现；无需改造基础操作系统，易于在没有操作系统的系统中建立能够支持存储模型的存算一体式芯片的软件；基于存储模型建立存算一体芯片，能够充分利用其非易失特性，无论是实现多进程共享，还是实现数据在不同前端节点中的远程共享或迁移，都十分方便。所以，本技术有效克服了现有技术中的种种缺点而具高度产业利用价值。
65.上述实施例仅例示性说明本技术的原理及其功效，而非用于限制本技术。任何熟悉此技术的人士皆可在不违背本技术的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本技术所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本技术的权利要求所涵盖。