一种用于STT-MRAM中的读写控制电路的制作方法

一种用于stt
‑
mram中的读写控制电路
技术领域
1.本实用新型涉及集成电路技术领域，尤其涉及一种用于stt
‑
mram中的读写控制电路。


背景技术：

2.近年来，随着物联网的兴起、移动互联网的普及和云计算技术的飞速发展，大量新的数据在数以亿计的智能设备、各类传感器和pc电脑上产生，而这些数据又需要通过网络传输到后台数据中心进行集中存储和处理。在当今信息世界数据爆炸式增长的大数据时代，大数据应用在规模与复杂度上的快速增长，对现有的存储技术提出了新的挑战，因此，新型存储器的研发已成为全世界的研究热点之一。然而，在传统的存储技术中，动态随机存储器（dram）集成度高但速度较慢且需要周期刷新；静态随机存储器（sram）读写速度快但功耗高；闪存（flash）具有非易失性，数据无需刷新，但数据擦除慢且空间扩展性差。
3.目前新出现的新型存储器包括磁阻存储器（magnetic random access memory，mram）、相变存储器、阻变存储器、量子存储器、生物存储器等被广泛研究用以替代存储系统的cmos技术来构建大容量、高效能、低功耗的存储层次系统，其中mram是利用磁隧道结（magnetic tunnel junction，mtj）的磁化特征来存储数据，同时兼有了dram高集成度、sram高速读写能力和flash的非易失性的优点，而且具有无限次重复写入的能力，有望成为下一代主流存储介质。基于自旋转矩效应的stt
‑
mram利用电子的自旋的特性存储、处理和运输数据，因此相比传统的存储器具体更小的面积，更快的速度以及更低的功耗。
4.在现有的stt
‑
mram写电路的设计中，主要是由写使能端和数据输入端来控制对mtj进行数据的写入操作，写使能端和数据输入端首先通过写控制控制电路。现有的stt
‑
mram存储器的写电路中，由于存储容量的增加，阵列复杂度的提高，使得对stt
‑
mram存储单元的写电流较低，这直接影响了stt
‑
mram的可靠性，使得写错误率提高，同时由于列选择器和写电路之间存在延迟关系，通常会造成列选择信号激活，而数据仍未开始写入mtj的现状，这同样会导致功耗的提高。


技术实现要素：

5.本实用新型提供了一种用于stt
‑
mram中的读写控制电路，解决相关技术中存在的写电路导致的功耗高的问题。
6.作为本实用新型的一个方面，提供一种用于stt
‑
mram中的读写控制电路，其中，包括多行读写控制单元，每行读写控制单元均包括：
7.写电路，与所述存储阵列连接，用于根据控制信号控制输入数据是否写入所述存储阵列；
8.读出电路，与所述存储阵列连接，用于读出所述存储阵列中的存储数据；
9.存储阵列，用于控制存储单元的选通，并将所述写电路写入的输入数据存储至选通的存储单元中以形成存储数据；
10.比较器，分别与所述写电路和所述锁存器连接，用于将所述锁存器中暂存的存储数据与输入数据进行比较，生成所述控制信号；
11.锁存器，用于获取所述读出电路读取的所述存储数据，并将所述存储数据进行暂存。
12.进一步地，所述写电路包括：
13.写控制逻辑电路，所述写控制逻辑电路的输入端连接写使能端和数据输入端，所述写控制逻辑电路的控制端连接所述比较器。
14.进一步地，所述写控制逻辑电路包括：第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一或门和第二或门，所述第一非门的输入端连接所述写使能端，所述第一非门的输出端连接所述第一或门的第一输入端，所述第二非门的输入端连接所述数据输入端，所述第二非门的输出端分别连接所述第一或门的第二输入端和第二或门的第一输入端，所述第二或门的第二输入端连接所述数据输入端，所述第一或门的输出端依次连接所述第三非门的输入端，所述第三非门的输出端连接所述第四非门的输入端，所述第四非门的输出端为所述写控制逻辑电路的输出端，所述第二或门的输出端连接所述第五非门的输入端，所述第五非门的输出端连接所述第六非门的输入端，所述第六非门的输出端为所述写控制逻辑电路的输出端。
15.进一步地，所述存储阵列包括：列选择器和与所述列选择器连接的多列存储单元，所述列选择器用于选通对应列的存储单元，每列存储单元均用于在被选通后存储所述写电路写入的输入数据并形成存储数据。
16.进一步地，每列存储单元的两端与所述列选择器之间均通过列选信号晶体管连接。
17.进一步地，每列存储单元的一端与所述列选信号晶体管之间通过线电阻连接。
18.进一步地，每列存储单元均包括磁隧道结和与所述磁隧道结的一端连接的存储晶体管，所述磁隧道结的另一端连接所述线电阻，每个所述存储晶体管的控制端均连接字线。
19.进一步地，所述读出电路包括：放大器和参考电阻，所述参考电阻的一端连接所述放大器的第一输入端，所述参考电阻的另一端为参考电压端，所述放大器的第二输入端连接所述存储阵列的输出端，所述放大器的输出端连接所述锁存器的输入端。
20.进一步地，所述存储阵列与所述写电路之间设置写隔离晶体管，所述存储阵列与所述读出电路之间设置读隔离晶体管。
21.本实用新型提供的用于stt
‑
mram中的读写控制电路，在读出电路的输出点上设置一个锁存器，将存储单元的存储数据在锁存器中暂存，同时也可以进行数据的正常读出。同时将写电路中的输入数据与锁存器的输出端同时接入比较器中，在写入操作时，写入数据先与锁存器暂存的数据通过比较器进行对比，当存储信息相同时，比较器的输出端输出信号“0”，使得数据并不能进入存储阵列进行写入操作，当存储信息不同是，比较器的输出端输出信号“1”，数据可以正常通过写电路进行数据的写入操作。与常规读写操作相比，本实用新型提供的这种用于stt
‑
mram中的读写控制电路在进行数据写入时，对应单元应当先进行一次读操作将数据暂存于寄存器当中，由于读操作的时间远远小于写操作的时间，同时读操作的功耗也远远小于写操作的功耗，当大量数据的写入过程中，通过本实用新型的这种用于stt
‑
mram中的读写控制电路来避免数据的重复写入，可以降低整体的写入时间，降
低写功耗，并降低写错误率。
附图说明
22.附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。
23.图1为本实用新型提供的用于stt
‑
mram中的读写控制电路的电路结构示意图。
24.图2为本实用新型提供的写控制逻辑电路的电路原理图。
具体实施方式
25.需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本实用新型。
26.为了使本领域技术人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
27.需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
28.在本实施例中提供了一种用于stt
‑
mram中的读写控制电路，包括多行读写控制单元，图1是根据本实用新型实施例的用于stt
‑
mram中的读写控制电路的电路结构中每行读写控制单元的结构示意图，如图1所示，每行读写控制单元均包括：
29.写电路100，与所述存储阵列200连接，用于根据控制信号控制输入数据是否写入所述存储阵列200；
30.读出电路300，与所述存储阵列200连接，用于读出所述存储阵列200中的存储数据；
31.存储阵列200，用于控制存储单元210的选通，并将所述写电路写入的输入数据存储至选通的存储单元210中以形成存储数据；
32.比较器400，分别与所述写电路100和所述锁存器500连接，用于将所述锁存器500中暂存的存储数据与输入数据进行比较，生成所述控制信号；
33.锁存器500，用于获取所述读出电路300读取的所述存储数据，并将所述存储数据进行暂存。
34.需要说明的是，所述锁存器500能够暂存对应存储单元中的数据，当进行写入操作时，锁存器500中暂存的数据与将写入数据进行对比，仅当写入数据与暂存数据不同时进行数据的写入操作，避免相同数据的重复写入。
35.本实用新型实施例提供的用于stt
‑
mram中的读写控制电路，在读出电路的输出点
上设置一个锁存器，将存储单元的存储数据在锁存器中暂存，同时也可以进行数据的正常读出。同时将写电路中的输入数据与锁存器的输出端同时接入比较器中，在写入操作时，写入数据先与锁存器暂存的数据通过比较器进行对比，当存储信息相同时，比较器的输出端输出信号“0”，使得数据并不能进入存储阵列进行写入操作，当存储信息不同是，比较器的输出端输出信号“1”，数据可以正常通过写电路进行数据的写入操作。与常规读写操作相比，本实用新型提供的这种用于stt
‑
mram中的读写控制电路在进行数据写入时，对应单元应当先进行一次读操作将数据暂存于寄存器当中，由于读操作的时间远远小于写操作的时间，同时读操作的功耗也远远小于写操作的功耗，当大量数据的写入过程中，通过本实用新型的这种用于stt
‑
mram中的读写控制电路来避免数据的重复写入，可以降低整体的写入时间，降低写功耗，并降低写错误率。
36.具体地，如图1所示，所述写电路包括：
37.写控制逻辑电路110，所述写控制逻辑电路110的输入端连接写使能端和数据输入端，所述写控制逻辑电路110的控制端连接所述比较器400。
38.进一步具体地，如图2所示，所述写控制逻辑电路110包括：第一非门111、第二非门112、第三非门113、第四非门114、第五非门115、第六非门116、第一或门117和第二或门118，所述第一非门111的输入端连接所述写使能端，所述第一非门111的输出端连接所述第一或门117的第一输入端，所述第二非门112的输入端连接所述数据输入端，所述第二非门112的输出端分别连接所述第一或门117的第二输入端和第二或门118的第一输入端，所述第二或门118的第二输入端连接所述数据输入端，所述第一或门117的输出端依次连接所述第三非门113的输入端，所述第三非门113的输出端连接所述第四非门114的输入端，所述第四非门114的输出端为所述写控制逻辑电路110的输出端，所述第二或门118的输出端连接所述第五非门115的输入端，所述第五非门115的输出端连接所述第六非门116的输入端，所述第六非门116的输出端为所述写控制逻辑电路110的输出端。
39.如图1所示，所述存储阵列200包括：列选择器220和与所述列选择器220连接的多列存储单元210，所述列选择器220用于选通对应列的存储单元210，每列存储单元210均用于在被选通后存储所述写电路100写入的输入数据并形成存储数据。
40.进一步地，每列存储单元210的两端与所述列选择器220之间均通过列选信号晶体管连接。
41.在本实用新型实施例中，m1、m2、mn和q1、q2、qn分别是与存储单元对应的位线和源线的列选信号晶体管。
42.具体地，每列存储单元210的一端与所述列选信号晶体管之间通过线电阻连接。
43.在本实用新型实施例中，bl0、bl1、bln是存储阵列的不同列之间的位线，图1中等效为位线的线电阻。
44.具体地，如图1所示，每列存储单元210均包括磁隧道结211和与所述磁隧道结211的一端连接的存储晶体管212，所述磁隧道结211的另一端连接所述线电阻，每个所述存储晶体管212的控制端均连接字线。
45.在本实用新型实施例中，每个存储单元210由一个磁隧道结mtj和一个存储晶体管构成，其中存储单元的存储晶体管由字线wl控制，同一行中的bl和sl互相独立，同一行中的字线互相串联，由该行的字线统一控制。
46.具体地，所述读出电路300包括：放大器310和参考电阻rref，所述参考电阻rref的一端连接所述放大器310的第一输入端，所述参考电阻rref的另一端为参考电压端vref，所述放大器310的第二输入端连接所述存储阵列200的输出端，所述放大器310的输出端连接所述锁存器500的输入端。
47.需要说明的是，参考电阻rref受参考电压vref控制，其参考电阻大小应取mtj高阻态与低阻态的中间值。
48.还需要说明的是，根据所述存储阵列200的分区不同，还可以增加对应的放大器的个数，以进行多位数据的并行写入。
49.具体地，所述存储阵列200与所述写电路100之间设置写隔离晶体管，所述存储阵列200与所述读出电路300之间设置读隔离晶体管。
50.在本实用新型实施例中，p1和p2为写隔离晶体管，p3和p4为读隔离晶体管，将读写操作隔离，防止读写互相影响，其中p1、p2晶体管受写使能端wen控制，p3、p4受读使能端ren控制。在写入操作时，写使能端激活，p1、p2晶体管打开，同时列选择器选中对应的位线bl和源线sl，数据通过写控制逻辑电路对存储单元进行写入操作。当进行数据读出操作时，读使能端激活，p3、p4晶体管打开，列选择器选择对应存储单元的位线和源线，通过流经存储单元的电流与参考电流的进行对比，同时灵敏放大器使能信号saen激活，读出相应的存储单元的数据。
51.综上，本实用新型提供的用于stt
‑
mram中的读写控制电路，与现有的读写电路相比，将读出电路的放大器输出端与数据输入端结合，通过锁存器和比较器，避免了数据的重复写入。由于存储单元仅存储“0”、“1”的信息，使得在进行不同数据写入的时候，必然存在大量数据重复，而stt
‑
mram存储器中写操作的功耗和时间远远大于读操作的功耗和时间，尽可能避免数据重复写入，同时可以降低stt
‑
mram的写入时间，降低写功耗和写错误率，提高存储器的可靠性和寿命。
52.可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。