记忆体系统的制作方法

1.本案是关于一种记忆体系统，特别是关于一种用于替代记忆体单元的记忆体系统。


背景技术：

2.半导体集成电路(integrated circuit；ic)业界已生产广泛范围的数字装置来解决各种不同的面积引起的问题。这些数字装置(诸如，记忆体系统)中的一些用以储存数据。在记忆体系统中，记忆体中的数据元件或位置可随时间推移出现缺陷。此类缺陷可通过使用错误校正码(error correction code；ecc)系统在制造制程期间(亦即，在时间零时)及在正常操作期间进行侦测及修复。


技术实现要素：

3.根据本案的一实施例，揭示一种记忆体系统。记忆体系统包括第一记忆体阵列、错误校正码电路，以及监控器电路。错误校正码电路用以自第一记忆体阵列接收数据，以校正所接收数据中的至少一个错误位元。错误校正码电路进一步用以产生错误判定信号。监控器电路耦接至错误校正码电路。监控器电路用以接收错误判定信号，并且记录与至少一个错误位元相关联的至少一个失败字地址以及错误表中的对应故障次数。
附图说明
4.当结合附图阅读时，根据以下详细描述最佳理解本揭示案的诸态样。应注意，根据业界的标准实践，各种特征并未按比例绘制。事实上，出于论述清楚的目的，可任意地增大或缩小各种特征的尺寸。
5.图1是根据本揭示案的一实施例的记忆体系统的示意图；
6.图2是根据本揭示案的一实施例的图1的记忆体系统中监控器电路的详细示意图；
7.图3是根据本揭示案的一实施例的方法的流程图；
8.图4是根据本揭示案的一实施例的记忆体系统的示意图；
9.图5是根据本揭示案的一实施例的方法的流程图；
10.图6是根据本揭示案的一实施例的记忆体系统的示意图。
11.【符号说明】
12.100:记忆体系统
13.110:记忆体控制器
14.120:记忆体装置
15.121:(主)记忆体阵列
16.122:冗余记忆体阵列
17.130:错误校正码电路
18.140:输入/输出电路
19.150:监控器电路
20.151:比较电路
21.152:控制电路
22.153:储存单元
23.160:储存电路
24.170:替代电路
25.300:方法
26.301:步骤
27.302:步骤
28.303:步骤
29.304:步骤
30.305:步骤
31.306:步骤
32.307:步骤
33.308:步骤
34.309:步骤
35.310:步骤
36.311:步骤
37.400:记忆体系统
38.410:处理单元
39.500:方法
40.501:步骤
41.502:步骤
42.600:记忆体系统
43.2101
‑
210n:失败字地址
44.2201
‑
220n:计数器值
45.d1:数据信号
46.d2:数据信号
47.ed:错误判定信号
48.cs1:控制信号
49.cs2:控制信号
50.fw:失败字地址
51.fc:失败计数信号
52.is:递增信号
53.afw:信号
54.ps:比较信号
55.y:是
56.n:否
具体实施方式
57.以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及配置的具体实例以简化本揭示案的一实施例。当然，这些仅仅是实例且并非意欲限制性的。例如，在以下描述中，在第二特征之上或在其上形成第一特征可包括将第一特征及第二特征形成为直接接触的实施例，且还可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简单与清晰的目的，且其自身不指示所论述的各种实施例及/或组态之间的关系。
58.本说明书中使用的术语通常具有其在此项技术中及在使用每个术语的具体上下文中的普通含义。在本说明书中的实例的使用(包括本文中所论述的任何术语的实例)仅为示例性的，并且绝不限制本揭示案的一实施例或任何例证术语的范畴及意义。类似地，本揭示案的一实施例并不限制本说明书中给出的各种实施例。
59.尽管术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不应受这些术语限制。这些术语用于区分一个元件与另一元件。例如，第一元件可称为第二元件，且类似地，第二元件可称为第一元件，而不偏离实施例的范畴。如本文所用，术语“及/或”包括相关联的列出项中的一或多者的任何及所有组合。
60.如本文所用，术语“包含”、“包括”、“具有”、“含有”、“涉及”、及类似术语应理解为开放式的，亦即，意味包括但不限于。
61.如本文所用，“大约”、“约”、“近似”或“实质上”应通常是指给定值或范围的任何近似值，其中近似值取决于其所属的各种技术而变化，且近似值的范围应符合熟悉此项技术者所理解的最广泛解释，以便涵盖所有此类修改及类似结构。在一些实施例中，应通常意指在给定值或范围的20％内，较佳地在给定值或范围的10％内，且更佳地在给定值或范围的5％内。本文所给定的数值量是近似的，意指如果没有明确陈述，则可以推断出术语“大约”、“约”、“近似”或“实质上”，或者意指其他近似值。
62.记忆体存取是处理器核心的效能及功率消耗的瓶颈。记忆体的趋势是具有较大容量，随之而来的问题是记忆体的泄漏电流的增大。作为候选者引起关注的磁电阻随机存取记忆体(magnetoresistive random
‑
access memory；mram)是非挥发性记忆体，其特征在于泄漏电流比记忆体中当前使用的静态随机存取记忆体(static random
‑
access memory；sram)小很多。此外，mram与其他非挥发性记忆体相比速度极佳，并且与现有记忆体相比面积效率亦极佳。由于mram可具有较大容量，预期mram作为记忆体内置于处理器核心中。然而，相比sram，mram的问题在于发生位元错误的频率较高。因此，mram要求ecc(错误检查与校正)电路。由ecc电路及记忆体存取处理的错误校正必须逐个执行，此致使记忆体存取的潜时增大。
63.另外，位元错误分为软性错误类型及硬性故障类型。当mram单元的所储存逻辑状态翻转并且改变(诸如，自逻辑一至逻辑零或自逻辑零至逻辑一)时，发生软性错误。当mram单元卡滞在一个逻辑状态并且将不改变至另一逻辑状态以储存数据位元时，发生硬性错误。ecc电路能够校正大量软性错误类型的错误位元。例如，在一些方法中，ecc电路能够校正的错误位元的最大数目是5。ecc电路校正自记忆体阵列接收的数据中小于或等于5个错误位元，并且将校正后数据对应地输出至输入/输出电路。相反，一旦数据中错误位元的数
目大于ecc电路能够校正的错误位元的最大数目，例如，大于5个错误位元，记忆体阵列经判定以具有硬性故障类型的位元错误，并且将经考虑由备用区域中所安置的冗余记忆体阵列替代。在一些方法中，备用区域中冗余记忆体阵列的资源有限，并且小于主阵列的量的约1％。换言之，极少硬性故障记忆体阵列有可能由有限的冗余记忆体阵列替代。因此，将冗余记忆体阵列充分用于必要的主阵列非常关键。
64.本揭示案的一实施例提供通过利用监控器电路以记录与具有软性故障类型错误的一些记忆体单元相关联的失败字地址的记忆体系统及方法。与替代具有硬性故障的不可校正记忆体单元相比，基于所记录的失败字地址，替代电路用以在记忆体单元变得不可校正之前以备用记忆体位置替代与所记录的失败字地址相关联的记忆体位置。因此，记忆体装置的正常操作不会归因于记忆体单元的硬性故障而卡滞，并且冗余记忆体阵列的资源经指派以用于主记忆体阵列中的必要记忆体单元。
65.现在参考图1。图1是根据本揭示案的一实施例的记忆体系统100的示意图。如图1例示性地展示，记忆体系统100包括记忆体控制器110、记忆体装置120、错误校正码电路130、输入/输出电路140、监控器电路150、储存电路160以及替代电路。记忆体装置120包括(主)记忆体阵列121及冗余记忆体阵列122。在一些实施例中，记忆体控制器发送控制信号cs1至记忆体装置120，以存取记忆体阵列121及冗余记忆体阵列122。记忆体装置120传输数据信号d1至错误校正码电路130。错误校正码电路130侦测出数据信号d1中的错误位元，并且发送校正后数据信号d2至输入/输出电路140以用于根据校正后数据信号d2输出所储存数据。错误校正码电路130进一步发送错误判定信号ed至监控器电路150。监控器电路150响应于错误判定信号ed而发送与错误位元相关联的失败字地址fw至替代电路170。如图所示，储存电路160耦接至记忆体装置120。替代电路170耦接至记忆体装置120及储存电路160。图1中元件的组态将在以下段落中详细论述。
66.记忆体控制器110用以执行自记忆体装置120的读取操作及至记忆体装置120的写入操作。具体地，在读取操作的情况下，记忆体地址经提供至记忆体装置120，以自与记忆体地址相关联的记忆体位置读取数据。记忆体位置对应于记忆体阵列121中的记忆体单元。在写入操作的情况下，记忆体地址经提供至记忆体装置120，以将数据写入至与所供应记忆体地址相关联的记忆体位置。
67.在一些实施例中，记忆体控制器110与错误校正码电路130、输入/输出电路、监控器电路150、储存电路160以及用于组态记忆体装置120的替代电路170介接。在一些实施例中，记忆体控制器110包括硬件处理器及编码有(亦即，储存)一组可执行指令的非暂时性计算机可读取储存媒体。在一些实施例中，记忆体控制器110与记忆体装置120分开。在各种实施例中，记忆体控制器110与图1的元件整合。
68.记忆体阵列121及冗余记忆体阵列122包括记忆体单元的多个组。每一组包括多列、多行以及相关电路，诸如字线、位元线，等等。在一些实施例中，记忆体单元的列称为数据字。例如，如上文所论述，记忆体控制器110通过包括记忆体地址的控制信号cs1存取具有记忆体位置的记忆体单元的列。在一些实施例中，冗余记忆体阵列122中记忆体单元的数目是记忆体阵列121中记忆体单元的数目的约1％至约10％。在一些实施例中，记忆体阵列121及冗余记忆体阵列122是非挥发性记忆体。在一些实施例中，记忆体阵列121及冗余记忆体阵列122包括电阻式随机存取记忆体(rraivi)、磁电阻ram(mram)、相变ram(pram)、铁电ram
(fram)或其他适合记忆体类型。其他记忆体类型都在各种实施例的范畴内。
69.出于图解说明的目的，给出图1的组态。本揭示案的一实施例的各种实现方式都在本揭示案的设想范畴内。例如，在一些实施例中，冗余记忆体阵列122是安置于记忆体装置120外部而并非相邻记忆体阵列121而配置的外部记忆体。
70.现在参考图2。图2是根据本揭示案的一实施例的图1的记忆体系统100中监控器电路150的详细示意图。相对于图1的实施例，图2中的类似元件以类似元件符号标示以便于理解。
71.出于图解说明的目的，监控器电路150包括比较电路151、控制电路152以及包括错误表的储存单元153。在一些实施例中，比较电路151接收错误判定信号ed，并且输出失败字地址fw及比较信号ps至控制电路152。响应于失败字地址fw及比较信号ps，控制电路152输出失败字地址fw及递增信号is至储存单元153，以用于写入与失败字地址fw相关联的信息。控制电路152进一步读出计数器值作为失败计数信号fc。通过比较计数器值与临限值，控制电路152进一步输出失败字地址fw至替代电路170。
72.图1至图2中元件的详细操作将参考图3论述。图3是根据本揭示案的一实施例的用于操作图1的记忆体系统100的方法300的流程图。应当理解，可在图3所示的制程之前、期间及之后提供额外操作，并且针对方法的额外实施例，可替代或消除下文所描述的操作中的一些。操作/制程的顺序可为能够互换的。贯穿各种视图及例示性实施例，使用类似元件符号来标示类似元件。方法300包括步骤301
‑
312。
73.在步骤301，在记忆体系统100的正常操作期间，错误校正码电路130用以侦测自记忆体阵列121接收的数据的错误位元。例如，错误校正码电路130经由数据信号d1自记忆体阵列121接收数据，亦即，[10011011]，如图1所示。通过比较所接收数据与期望数据[10000011]，错误校正码电路130侦测出数据[10011011]中的两个错误位元，其中错误位元标示有底线。
[0074]
在错误校正码电路130通知数据中的错误之后，在步骤302，判定错误校正码电路130是否能够校正错误位元。具体地，错误校正码电路130用以校正数据中最多n个错误位元。当数据中错误位元的数目大于错误校正码电路130能够校正的错误位元的最大数目时，执行步骤303。相反，当数据中错误位元的数目小于/等于错误校正码电路130能够校正的错误位元的最大数目时，执行步骤304。例如，错误校正码电路130用以校正最多3个错误位元。因此，当数据中存在四个错误位元(大于3)时，执行步骤303。当存在两个错误位元时，如上文所论述，执行步骤304。
[0075]
在步骤303，由替代电路170执行硬性故障修复。换言之，错误校正码电路130不能校正数据中的错误位元，并且由冗余记忆体阵列122中备用记忆体单元的列来替代记忆体阵列121中对应于错误位元的记忆体单元的原始列。
[0076]
当错误校正码电路130能够校正错误位元时，执行步骤304以校正数据中的错误位元，并且产生校正后数据并作为数据信号d2发送至输入/输出电路140。例如，在前述实施例中，将失败数据[10011011]校正为准确数据[10000011]，该准确数据与期望数据相同并将其发送至输入/输出电路140。在一些实施例中，输入/输出电路140经实施为包括感测放大器、多工器、其组合或其他适合电路，以便输入数据至错误校正码电路130/自错误校正码电路130输出数据。
[0077]
在步骤305，将监控器电路150设置为记录或监控与m个错误位元相关联的多个失败字地址。例如，在前述实施例中，将数目m设置为2，并且监控器电路150用以记录与2个错误位元相关联的失败字地址。
[0078]
如上文所论述，错误校正码电路130能够校正n个错误位元。在一些实施例中，有关监控器电路150监控失败字地址的数目m小于数目n。例如，在各种实施例中，错误校正码电路130能够校正3个错误位元。然而，记忆体阵列121的记忆体单元的数据中经常侦测出2个错误位元而并非3个错误位元。因此，为了准确地监控记忆体单元的情形，将监控器电路150设置为记录与2个错误位元相关联的失败字地址。出于图解说明的目的，给出上文所提及的组态。各种实现方式都在本揭示案的一实施例的设想范畴内。例如，在一些实施例中，数目m等于数目n。
[0079]
在步骤306，在设置监控器电路150以用于记录与m个错误位元相关联的失败字地址之后，错误校正码电路130用以产生输入至监控器电路150的错误判定信号ed，如图1所示。例如，在前述实施例中，错误校正码电路130校正具有2个错误位元的数据，并且产生具有与2个错误位元相关联的失败字地址的错误判定信号ed。
[0080]
在步骤307，如图2所示，监控器电路150的比较电路151接收错误判定信号ed，并且响应于错误判定信号ed而判定失败字地址是否在错误表中。例如，在一些实施例中，比较电路151经由信号afw获得储存单元153中所储存的错误表中的所有失败字地址。通过比较所接收失败字地址与所储存失败字地址，比较电路151判定所接收失败字地址不在错误表中，执行步骤308。相反，当所接收失败字地址在错误表中时，执行步骤309。
[0081]
在步骤308，将失败字地址记录在错误表中。例如，如图2所示，比较电路151发送失败字地址fw至控制电路152。控制电路152将失败字地址fw记录在失败字地址2101中，并且将对应失败次数记录为错误表中的计数器值2201。在一些实施例中，当失败字地址2101被添加至错误表时，将计数器值2201设置为1。当另一失败数据被侦测出并且另一失败字地址被发送至控制电路152时，将另一失败字地址记录在失败字地址2102中，并且将对应失败次数记录为错误表中的计数器值2202。在各种实施例中，错误表包括n个失败字地址2101
‑
210n以及对应计数器值2201
‑
220n。数目n对应于储存单元153的储存容量。
[0082]
继续参考图3，当判定所接收失败字地址fw已记录在错误表中时，执行步骤309。在步骤309，使对应于所接收失败字地址的计数器值递增。例如，如图2所示，比较电路151判定所接收失败字地址与对应计数器值2201为1的失败字地址2101相同。比较电路151输出比较信号ps至控制电路152。响应于比较信号ps，控制电路152产生递增信号is，以使对应计数器值2201递增1。因此，计数器值2201变为2。
[0083]
如上文所论述，在一些实施例中，步骤308
‑
309被称为对与失败字地址相关联的计数器值计数的操作。
[0084]
在步骤310，控制电路进一步用以判定一或多个计数器值是否大于临限值。当特定计数器值等于或小于临限值时，执行步骤301。相反，当计数器值大于临限值时，执行步骤311。例如，如图2所示，控制电路152通过失败计数信号fc自错误表获得计数器值。在一些实施例中，将临限值设置为250(亦即，8位元计数器)。当一个计数器值(例如，值为230的计数器值2202)小于临限值250时，执行步骤301。相反，当一个计数器值(例如，值为255的计数器值2201)大于临限值250时，执行步骤311。
[0085]
在一些实施例中，临限值是在装运之前由晶圆厂设置。在各种实施例中，临限值经判定以低于特定实验值。例如，在一些实施例中，基于实验结果，记忆体单元在侦测出错误位元达512次之后具有硬性故障。对应地，将临限值设置为低于512的250。出于图解说明的目的，给出临限值的组态。各种实现方式都在本揭示案的一实施例的设想范畴内。例如，在一些实施例中，临限值用以为约124至约1024的值。
[0086]
在一些实施例中，计数器值愈高，与失败字地址相关联的对应记忆体单元的风险愈高。例如，由错误校正码电路130连续地侦测出错误位元，并且记录对应失败字地址。此隐示在记忆体阵列121中的对应记忆体单元易于在写入及/或读取操作期间出现故障，因此产生错误位元。尽管错误校正码电路130能够校正错误位元，这些记忆体单元被视为风险记忆体单元，并且可在经历更多读取及写入操作之后有可能劣化。因此，需要风险记忆体单元在错误位元的数目超出错误校正码电路130能够校正的位元的数目并且数据变得不可校正之前被替代。
[0087]
在一些实施例中，如图1至图2所示，监控器电路150的控制电路152用以传送对应于超出计数器值的失败字地址fw至替代电路170。
[0088]
在步骤311，由冗余记忆体阵列122中的备用记忆体位置替代记忆体阵列121中对应于失败字地址fw的记忆体位置。例如，在一些实施例中，如图1所示，储存电路160保存备用记忆体位置。替代电路170自储存电路160获得冗余记忆体阵列122中的备用记忆体位置，并且选择可用冗余记忆体位置以替代记忆体阵列121中对应于失败字地址的失败记忆体位置。因此，每当失败字地址经传输至记忆体装置120以用于存取数据时，存取所选择冗余记忆体位置，而并非记忆体阵列121的原始失败记忆体位置。换言之，当替代电路170将字地址再导向以指向冗余记忆体阵列122的所选择备用位置时，由冗余记忆体阵列122中的备用记忆体单元替代记忆体阵列121中的原始记忆体单元以用于储存数据。
[0089]
在一些实施例中，方法300进一步包括发送及写入冗余记忆体阵列122的所选择备用位置中的校正后数据的操作。例如，在一些实施例中，在替代电路170选择备用位置并且将字地址再路由至冗余记忆体阵列122的备用记忆体单元之后，错误校正码电路130进一步发送校正后数据信号d2至冗余记忆体阵列122，因此将校正后数据写入至冗余记忆体阵列122的备用记忆体单元。因此，正常读取及写入操作继续。
[0090]
在一些实施例中，方法300进一步包括自错误表移除对应失败字地址的操作。例如，在由备用记忆体单元替代对应的原始记忆体单元之后，自错误表移除失败字地址2101。
[0091]
因为记忆体阵列中记忆体单元的制造制程及特征各不相同，持久性及可靠性亦不同。在一些方法中，通过在装运之前测试来判定高风险单元，并且将对应字地址提前储存于储存电路中。因此，基于所储存字地址，替代电路在特定时间以备用记忆体单元替代高风险单元。换言之，根据在装运之前获得的所测试数据而不是考虑即时使用状况来执行替代操作。因此，尽管并未判定为风险单元的一些健康记忆体单元在许多读取及写入操作之后劣化并且变得不可校正，这些不可校正单元归因于储存电路中没有对应字地址而不会被替代。相反，替代电路替代在装运之前经判定为高风险，但当经历与劣化的记忆体单元相比较较少的操作时可能即时并无风险的记忆体单元。
[0092]
通过本揭示案的各种实施例的组态，监控器电路150在即时操作中基于来自错误校正码电路130中的错误判定信号而监控并记录失败字地址。动态地追踪产生较多错误位
元的记忆体单元，并且将其判定为高风险单元。因此，当对应计数器值大于临限值时，提前替代这些记忆体单元以防止产生更多失败位元。换言之，在记忆体单元变得不可校正之前，备用记忆体单元接管风险记忆体单元以储存数据。基于上文的论述，本揭示案的一实施例提供与一些方法相比更有效及动态的方式来监控记忆体单元。
[0093]
出于图解说明的目的，给出图3的组态。各种实现方式都在本揭示案的一实施例的设想范畴内。例如，在一些实施例中，在步骤301之前执行步骤305。在各种实施例中，省略步骤302及303，并且在步骤301之后直接执行步骤304。
[0094]
现在参考图4。图4是根据本揭示案的一实施例的记忆体系统400的示意图。相对于图1至图3的实施例，图4中的相似元件以相同元件符号标示以便于理解。出于简洁的目的，在本文中省略了已经在上面段落中详细论述的类似元件的具体操作，除非需要介绍与图4所示的元件的协作关系。
[0095]
与图1相比较，记忆体系统400进一步包括处理单元410。出于图解说明的目的，处理单元410耦接至监控器电路150。处理单元410用以通过控制信号cs2设置监控器电路150，以读取与错误表中的m个错误位元相关联的失败字地址。例如，在一些实施例中，数目m等于2，并且监控器电路150记录与2个错误位元相关联的所有失败字地址。在各种实施例中，监控器电路150经预设以在错误校正码电路130能够校正最多5个错误位元的情况下，记录与2个错误位元相关联的失败字地址。处理单元410进一步用以调整数目m等于由错误校正码电路130校正的错误位元的最大数目。如上文所论述的实施例，m由处理单元410调整为5，并且监控器电路150经设置以记录与5个错误位元相关联的失败字地址。
[0096]
出于图解说明的目的，给出图4的组态。各种实现方式都在本揭示案的一实施例的设想范畴内。例如，在一些实施例中，处理单元410经整合于记忆体控制器110中，并且记忆体控制器110耦接至监控器电路150。
[0097]
现在参考图5。图5是根据本揭示案的一实施例的用于操作图4的记忆体系统400的方法500的流程图。相对于图1至图4的实施例，图5中的相似元件以相同元件符号标示以便于理解。出于简洁的目的，在本文中省略了已经在上面段落中详细论述的类似元件的具体操作，除非需要介绍与图5所示的元件的协作关系。
[0098]
与图3的方法300相比较，方法500包括在步骤309之后执行的步骤501
‑
502，而没有步骤310。在一些实施例中，在具有失败字地址及计数器值之后，由监控器电路150执行步骤501，以基于计数器值以降序对所记录失败字地址排序。例如，在图2所示的实施例中，当计数器值2201
‑
2204相应地为200、250、50及210，并且计数器值2205
‑
220n低于50时，监控器电路150以降序再配置计数器值2201
‑
220n，以将值为250的计数器值2202置于第一位置，将值为210的计数器值2204置于第二位置，将值为200的计数器值2201置于第三位置，并且将值为50的计数器值2203置于第四位置。因此，监控器电路150将对应于计数器值2202的失败字地址2102再配置于第一位置，将对应于计数器值2204的失败字地址2104再配置于第二位置，将对应于计数器值2201的失败字地址2101再配置于第三位置，并且将对应于计数器值2203的失败字地址2103再配置于第四位置。换言之，具有最大计数器值的失败字地址列在错误表的中顶项中。
[0099]
在排序之后，在步骤502，替代电路170周期性地替代对应于错误表的顶项中的失败字地址的记忆体位置。例如，在第一周期中，替代电路170以备用记忆体位置替代对应于
失败字地址2102的记忆体位置，并且移除失败字地址2102。随后，在第二周期中，若不存在大于2204的计数器值，则因此替代电路170以备用记忆体位置替代对应于失败字地址2104的记忆体位置。因此，由健康的备用记忆体单元自动地替代具有最高风险的记忆体单元以用于储存数据。在一些实施例中，处理单元410还耦接至替代电路170以判定替代操作的周期。
[0100]
出于图解说明的目的，给出图5的组态。各种实现方式都在本揭示案的一实施例的设想范畴内。例如，在一些实施例中，替代具有步骤501，方法500包括判定具有对应的最大计数器值的失败字地址的操作。因此，在步骤502，替代电路170对与具有对应的最大计数器值的失败字地址相关联的记忆体单元执行替代操作。
[0101]
现在参考图6。图6是根据本揭示案的一实施例的记忆体系统600的示意图。相对于图1至图5的实施例，图6中的相似元件以相同元件符号标示以便于理解。
[0102]
与图4的记忆体系统400相比，记忆体系统600的监控器电路150耦接至储存电路160。在一些实施例中，储存电路160包括列出与需要修复的风险记忆体单元相关联的字地址的修复信息。记忆体单元在装运之前经判定为存在风险。如图6所示，监控器电路150动态地监控记忆体装置120，并且判定失败字地址fw的计数器值大于临限值。监控器电路150发送失败字地址fw以便以失败字地址fw更新修复信息。因此，修复信息包括对应于即时风险记忆体单元的字地址，并且替代电路170进一步基于储存电路160中所列出的字地址而替代记忆体位置。
[0103]
如上文所论述，在一些实施例中，由监控器电路150监控的一些记忆体单元经判定为在即时操作中存在风险，尽管这些记忆体单元在装运之前可能并未判定为风险单元。对应地，与这些记忆体单元相关联的(失败)字地址并未列在修复信息中。换言之，在一些实施例中，错误表中的失败字地址中的一者不同于在装运之前修复信息中所储存的字地址。
[0104]
出于图解说明的目的，给出图6的组态。各种实现方式都在本揭示案的一实施例的设想范畴内。例如，在一些实施例中，图6的监控器电路150耦接至替代电路170。监控器电路150还发送失败字地址fw至替代电路170以用于替代操作。
[0105]
如上文所描述，本揭示案的一实施例的记忆体系统通过利用监控器电路动态地监控记忆体阵列并且记录与记忆体阵列中的风险记忆体单元相关联的字地址。替代电路在记忆体单元变得不可校正之前根据监控器电路中所记录的字地址替代风险记忆体单元。因此，本揭示案的一实施例的记忆体系统通过提前防止发生记忆体单元的硬性故障而提供一种稳定及可靠的系统来储存数据。
[0106]
在一些实施例中，揭示一种记忆体系统。记忆体系统包括第一记忆体阵列、错误校正码电路，以及监控器电路。错误校正码电路用以自第一记忆体阵列接收数据，以校正所接收数据中的至少一个错误位元。错误校正码电路进一步用以产生错误判定信号。监控器电路耦接至错误校正码电路。监控器电路用以接收错误判定信号，并且记录与至少一个错误位元相关联的至少一个失败字地址以及错误表中的对应故障次数。在一些实施例中，对应故障次数记录在错误表中并且作为计数器值递增。在一些实施例中，系统包括第二记忆体阵列及替代电路，该替代电路用以当作为计数器值的对应故障次数大于预定临限值时以第二记忆体阵列中的备用记忆体位置替代第一记忆体阵列中对应于至少一个失败字地址的记忆体位置。在一些实施例中，监控器电路包括比较电路，该比较电路用以响应于错误判定
信号而判定至少一个失败字地址是否在错误表中；以及控制电路，该控制电路用以产生递增信号以在当至少一个失败字地址在错误表中时使对应于至少一个失败字地址的计数器值递增。在一些实施例中，系统进一步包括耦接至监控器电路的替代电路。监控器电路进一步包括控制电路，该控制电路用以判定对应于故障次数的计数器值是否大于预定临限值，以及传送至少一个失败字地址至替代电路。在一些实施例中，系统进一步包括处理单元，该处理单元耦接至监控器电路并且用以设置监控器电路以读取错误表中与m个错误位元相关联的至少一个失败字地址。在一些实施例中，错误表中的至少一个失败字地址不同于用于替代操作的修复信息中所储存的字地址。在一些实施例中，至少一个失败字地址包括多个失败字地址，并且监控器电路进一步用以基于与失败次数相关联的计数器值以降序对多个失败字地址排序。记忆体系统进一步包括替代电路，该替代电路用以周期性地替代对应于多个失败字地址中具有计数器值中的最大计数器值的第一地址的记忆体位置。
[0107]
还揭示一种方法。方法包括以下操作：通过错误校正码电路侦测自记忆体阵列接收的多个数据序列中的错误位元；通过监控器电路使错误表中的多个计数器值递增，其中多个计数器值与对应于多个数据序列的多个失败字地址相关联；通过监控器电路判定多个计数器值是否大于临限值；以及响应于判定，通过替代电路以多个备用记忆体位置替代对应于多个失败字地址的多个记忆体位置。在一些实施例中，方法进一步包括：通过错误校正码电路校正多个数据序列的最大n个错误位元；以及通过处理单元设置数目m，该监控器电路记录与m个错误位元相关联的多个失败字地址。n及m是正整数，并且n大于m。在一些实施例中，方法进一步包括：响应于控制信号而调整数目m等于n。在一些实施例中，方法进一步包括：判定多个失败字地址是否在错误表中，以及将多个失败字地址记录在错误表中。在一些实施例中，方法进一步包括：在替代之后，自错误表移除对应失败字地址。在一些实施例中，方法进一步包括：基于多个计数器值而对多个失败字地址排序；以及周期性地替代对应于多个失败字地址中具有计数器值中的最大计数器值的第一地址的记忆体位置。
[0108]
还揭示一种包括以下操作的方法：通过监控器电路对与多个失败字地址相关联的多个计数器值计数，其中多个失败字地址与自多个记忆体单元接收的数据的的错误位元相关联；通过监控器电路以多个失败字地址中的第一字地址更新修复信息，其中第一字地址对应于多个计数器值中的最大者；以及在多个记忆体单元变得不能修复之前通过替代电路以对应于第一字地址的多个备用记忆体单元替代多个记忆体单。在一些实施例中，方法进一步包括：通过错误校正码电路校正数据中的错误位元；以及通过错误校正码(ecc)电路产生错误判定信号，其中错误判定信号包括多个失败字地址中的至少一者。在一些实施例中，方法进一步包括：响应于错误判定信号而将多个失败字地址中的至少一者记录在错误表中。在一些实施例中，对多个计数器值计数包括：判定多个失败字地址中的第二字地址是否在错误表中；以及当第二字地址不在错误表中时，将第二字地址记录在错误表中并且将对应计数器值设置为1。在一些实施例中，对多个计数器值计数包括：当第二字地址在错误表中时，使对应计数器值递增1。在一些实施例中，方法进一步包括：比较多个计数器值与临限值；以及当多个计数器值中的第一值大于临限值时，以备用记忆体位置替代对应于与第一值相关联的失败字地址中的一者的记忆体位置。
[0109]
前述概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的诸态样。熟悉此项技术者应当理解，他们可容易地将本揭示案的一实施例用作设计或修改其
他制程与结构的基础，以用于实施与本文介绍的实施例相同的目的及/或达成相同的优点。熟悉此项技术者还应认识到，此类等效构造并不偏离本揭示案的一实施例的精神及范畴，而是可在不偏离本揭示案的一实施例的精神及范畴的情况下进行各种改变、替换及更改。