从低阶MUX设计衍生出高阶MUX的电路架构的制作方法

相关申请的交叉引用

本申请要求2019年10月14日提交的标题为“从低阶mux设计衍生出高阶mux的电路架构”的印度专利申请第201941041459号的权益和优先权，其全部公开内容以引用方式并入本文中。

本发明涉及一种从低阶mux设计衍生出高阶mux的电路架构。

背景技术：

本部分旨在提供与理解本文所述的各种技术有关的信息。正如本节标题所暗示，这是对现有技术的讨论，绝不应暗示它是现有技术。通常，相关技术可以或可以不被认为是现有技术。因此，应该理解，本部分中的任何陈述均应以此为依据，而不应视为对现有技术的认可。

在存储器电路设计中，多路复用器通常用于选择存储器单元阵列中的特定地址。基于一个或多个输入选择器信号的值，多路复用器利于将内容从多条输入数据线中的一条传输到输出线。基于输入数据线的数量确定多路复用器的大小。例如，能够从32条输入数据线中选择1条输出的多路复用器称为32：1多路复用器。与另一个多路复用器相比，高阶多路复用器(也称为高阶mux)只是接收大量输入数据线的多路复用器。例如，与32：1多路复用器相比，64：1多路复用器是高阶多路复用器。多路复用器的大小还可以指示所需的输入选择器线的数量：输入数据线的数量＝2^{输入选择器线}。如此，32：1多路复用器需要5条输入选择器线。

通常希望在电路设计中使用更大尺寸的多路复用器。常规地，低阶多路复用器被组合以便衍生出高阶多路复用器。然而，传统方法需要重新设计电路，因此需要新的制造、验证和封装工艺。这种方法将导致开发效率低下和产品昂贵。因此，需要一种改进的电路设计，该电路设计允许从低阶多路复用器衍生出高阶多路复用器，而无需实质上改变低阶多路复用器的基线电路设计。

技术实现要素：

根据本发明第一方面的一种存储器电路，包括：以多个列和多个行布置的存储器单元阵列。第一单元，具有与第一组多个列相对应的第一对多路复用器、第一读出放大器和第一写入驱动器。第二单元，具有与第二组多个列相对应的第二对多路复用器、第二读出放大器和第二写入驱动器。写入使能信号，被配置成使能所述第一写入驱动器和所述第二写入驱动器中的一个写入驱动器。以及读取使能信号，被配置成使能所述第一读出放大器和所述第二读出放大器中的一个读出放大器。

根据本发明第二方面的一种存储器电路，包括：存储器阵列，具有以多个行和多个列布置的多个存储器单元。行选择器，被配置成识别与特定存储器单元相关联的选定行。列选择器，被配置成识别与所述特定存储器单元相关联的选定列，其中所述列选择器包括：多个多路复用器，每个多路复用器对应于所述多个列的子集；使能信号，用于一次切换所述多个多路复用器中的一个多路复用器；以及选择信号，用于从与由所述使能信号使能的所述多个多路复用器中的所述一个多路复用器相对应的所述多个列的子集中选择一列。

根据本发明第三方面的一种实现多路复用器的方法，包括：提供以多个列和多个行布置的存储器单元的阵列。将一对多路复用器耦合到所述多个列，其中所述一对多路复用器中的所述多路复用器中的每一个多路复用器对应于所述多个列的子集。通过将所述一对多路复用器的输出端口耦合在一起形成公共输出端口。由所述一对多路复用器接收选择信号，其中由所述一对多路复用器中的每个多路复用器将所述选择信号转换为特定列的地址。响应于读取使能信号在所述公共输出端口上生成输出。

附图说明

本文参考附图描述了各种技术的实现方式。然而，应理解，附图仅出于说明目的，并且本文描述了各种实现方式，并且无意于限制本文描述的各种技术的实施例。

图1a和图1b示出了使用低阶多路复用器来实现高阶多路复用器的现有技术电路。

图2示出了根据本文描述的各种实现方式的使用低阶多路复用器的存储器电路的图。

图3示出了根据本文描述的本发明的实施例的使用低阶多路复用器来实现高阶多路复用器的存储器电路的图。

图4示出了根据本文描述的本发明的另一个实施例的使用低阶多路复用器来实现高阶多路复用器的存储器电路的图。

图5示出了根据本文描述的本发明的又一个实施例的使用多于两个的低阶多路复用器来实现高阶多路复用器的存储器电路的图。

图6示出了根据本文描述的本发明的又一个实施例的使用具有指定的选择信号的低阶多路复用器来实现高阶多路复用器的存储器电路的图。

图7示出了根据本文描述的本发明的实施例的从低阶多路复用器衍生出高阶多路复用器的方法的过程流程图。

具体实施方式

本文描述的各种实现方式针对使得能够使用低阶多路复用器实现高阶多路复用器的集成电路(ic)架构。本文描述的各种方案和技术可以提供优化的电路设计，以实现对低阶多路复用器电路的有限修改而实现高阶多路复用器。

图1a和图1b示出了使用低阶多路复用器来实现高阶多路复用器的现有技术电路。更具体地说，图1a示出了包括一对多路复用器1010和1020的电路1000。多路复用器1010和1020接收输入数据1011和1021以分别基于选择信号1012和1022生成输出1013和1023。输入数据线的数量取决于多路复用器的大小。输入数据1011、1021中的每一个可以包括多条输入数据线。例如，多路复用器1010和1020可以是32：1多路复用器。在这样的实施例中，输入数据1011和1021包括32条输入数据线。此外，多路复用器1010和1020中的每一个需要由选择信号1012和1022的每一个传递5位地址，以生成输出1013和1023。例如，当选择信号1012接收到[00000]的地址时，来自输入数据1011的32条输入线的第一输入数据线连接到输出线1013。多路复用器1020也具有类似的功能。

参考图1b，示出了从多个低阶多路复用器实现高阶多路复用器的常规方法。更具体地说，电路1100包括第一级和第二级多路复用器。与图1a的电路1000相比，多路复用器1130的附加层被添加到多路复用器1110和1120。如此，第一级的多路复用器1110和1120中的每一个从数据输入1111和1121中选择一个输出。然后，由多路复用器1110和1120生成的两个输出1113和1123中的一个被选择作为电路1100的最终输出1133。因此，除了第一选择信号1112之外，还需要第二选择信号1122来确定第三多路复用器1130的输出。

在电路1100的常规设计中，使用两个低阶多路复用器来实现高阶多路复用器。例如，多路复用器1110和1120可以是在电路1100中实现64：1多路复用器的32：1多路复用器。更具体地，两个多路复用器1110和1120中的每一个接收32条输入数据线，从而导致64条输入数据线在一起。在电路1100的第一级，基于选择信号1112选择两个输出1113和1123。然后，在电路1100的第二级，基于选择信号1122选择最终输出1133。因此，从64条数据输入线生成一个输出。

然而，从上述低阶多路复用器衍生出高阶多路复用器的常规方法的挑战在于它需要对低阶多路复用器的现有电路设计进行实质性的改变。由于高阶复用器电路的设计、制造和验证，这种修改导致大量成本。此外，该电路需要附加级别的多路复用器，这会消耗更多电力并减慢操作速度。本发明中描述的主题旨在解决这些缺点。

图2示出了根据本文描述的各种实现方式的具有多个多路复用器的存储器电路200的图。存储器电路200可以被实现为具有各种电路组件的系统或设备，所述各种电路组件被布置并耦合在一起以提供物理电路设计和相关结构的部件的组合件或组合。另外，设计，提供和构建存储器电路200的方法可以涉及使用本文描述的各种电路组件，从而由此实现各种多路复用器设计方案和与其相关联的技术。

如图2中所示，存储器电路200可以包括各种组件，包括列地址解码器201、行地址解码器202、时钟发生器203、存储器阵列204和伪字线(dummywordline)(dwl)205。存储器电路200还包括多个列选择器单元210a至210z(本文210表示多个列选择器单元)。存储器阵列204包括多个行字线(即，行0、行1、行2、…、行n)和多个列(即，cl1、cl2、…、cln)。存储器阵列204可以由在存储器列和行的相交处的多个存储器单元形成。在实施例中，列对应于存储器阵列的位线。在另一实施例中，列的一半是源极线，而另一半是位线，其中每个存储器单元在与字线相交处连接到位线和源极线。在又一个实施例中，存储器单元连接到互补位线(bl和nbl)。

列选择器单元210可以经由列(cl1、cl2、...、cln)耦合到行(即，行1、行2、行3、…、行n)的每一个中的每个存储器单元。存储器电路200还可以包括耦合在行地址解码器202与存储器单元的对应行(即，行1、行2、行3、…、行n)之间的多个反相的字线(例如，nwl1、nwl2、nwl3、…、nwln)，用于基于选定的字线(例如，wl1、wl2、wl3、…、wl_n)访问存储器单元中的每一个。反相的字线(nwl_0、nwl_1、nwl_2、…、nwl_n)中的每一个具有耦合到其上的对应的字线驱动器(例如，反相器i1、i2、…、in)，以向对应行的存储器单元提供字线信号。

存储器电路200可以接收时钟信号clk和地址信号addr。时钟信号发生器203可以接收时钟信号clk并因此生成一个或多个内部时钟信号。例如，第一内部时钟信号i_clk1由时钟信号发生器203提供给行地址解码器102。因此，行地址解码器202还可以接收地址信号addr以访问至少一个字线(例如，wl1、wl2、wl3、…、wln)。由时钟信号发生器203生成的第二内部时钟信号i_clk2可以经由伪字线205(dwl)被提供给伪字线驱动器(例如，反相器id)。然后经过多个延迟电路207之后，该信号返回到时钟信号发生器203。

最后，由时钟信号发生器203将第三内部时钟信号i_clk3提供给多个列选择器单元210。在实施例中，或非门206接收由列地址解码器201解码的地址信号addr和由时钟信号发生器203生成的时钟信号i_clk3以生成选择信号slct。选择信号slct被传递到列选择器单元210中的每一个。列选择器单元210包括一对多路复用器，该对多路复用器包括第一多路复用器211a、211b、…、211z(本文211表示多个第一多路复用器)和第二多路复用器212a、212b、…、212z(本文212表示多个第二多路复用器)。列选择器单元210还包括读出放大器213a、213b、…、213z(本文213表示多个读出放大器)，其生成读取输出信号rd/outa、rd/outb、…和rd/outz(本文rd/out表示多个读取输出信号)。列选择器单元210还包括接收写入输入信号wr/ina、wr/inb、…和wr/inz(本文为wr/in表示多个写入输入信号)的写入驱动器214a、214b、…214z(本文214表示多个写入驱动器)。

在实施例中，列选择器单元210内的每对多路复用器211和212对应于存储器阵列204中的列的子集。由多路复用器211和212接收的选择信号slct可以提供多路复用器211和212中的每一个的列的子集中的一个列的地址。例如，cl1指示由多路复用器211a接收的列的子集，而(0：n)指示数据输入线的数量(即，n是诸如4、8、16、32等的数量)。列cl1a是基于选择信号slct从子集cl1(0：n)中对多路复用器211a的选择。列cl2a是基于选择信号slct从子集cl2(0：n)中对多路复用器212a的选择。类似地，其余多路复用器211b、212b、…、211z和212z基于选择信号slct产生列cl3b、cl4b、…、clmz和clnz作为输出。

在读取操作期间，读取使能信号rd/enb通过将使能信号传递到读出放大器213来控制读取操作。使能的读出放大器从对应的多路复用器接收选择，并因此在读取输出信号rd/out上生成输出。类似地，在写入操作期间，写入使能信号wr/enb通过将使能信号传递给写入驱动器214来控制写入操作。使能的写入驱动器从写入输入信号wr/in接收输入并由多路复用器将其存储在对应于选定列的存储器单元中。

例如，列选择器单元210的多路复用器211和212可以是32：1多路复用器。如此，在实施例中，多路复用器中的每一个连接到存储器阵列204的32列(即，cl1(0:31))。选择信号slct可以传递5位地址，使得第一列由[00000]地址选择，而最后列由[11111]地址选择。因此，在由读取使能信号rd/enb使能的读取操作期间，读取输出信号rd/out可以生成存储在与由选择信号slct选择的列相对应的存储器单元中的数据。类似地，在由写入使能信号wr/enb使能的写入操作期间，写入输入信号wr/in可以接收数据以存储在与由选择信号slct选择的列相对应的存储器单元中。

在各种实现方式中，存储器阵列204中的每个存储器单元可以被称为位单元，并且，每个位单元可以被配置成存储至少一个数据位值(例如，与逻辑‘0’或‘1’相关联的数据值)。存储器阵列204中的位单元row_1、row_2、…、row_n的每一行可以包括以各种配置布置的任意数量的位单元(或存储器单元)，诸如例如具有以带索引功能的2d网格模式排列的任意列数(n列)和行数(n行)的多个位单元的二维(2d)存储器阵列。每个位单元可以用任何类型的存储器来实现，包括例如双端口存储器、单端口存储器、静态随机存取存储器(sram)、磁阻ram(mram)和/或任何其它类型的存储器。例如，每个位单元可以包括多晶体管静态ram(sram)单元，包括各种类型的sram单元，诸如例如6tcmossram和/或任何其它类型的互补mos(cmos)sram单元，诸如例如每位4t、8t、10t或更多晶体管。在其它情况下，例如，当需要在相关的clk2q路径上进行跟踪时，每个位单元可以包括具有自由层和固定层的多层mram位单元。

包括存储器阵列204中的每个位单元的存储器电路200可以被实现为具有各种类型的存储器电路的集成电路(ic)，诸如例如双端口、单端口、sram、mram和/或任何其它类型的存储器，包括任何类型的易失性和非易失性存储器。存储器电路200可以被实现为具有单轨和/或双轨存储器架构的ic，并且存储器电路200可以和计算电路以及各种相关组件集成在单个芯片上。此外，存储器电路200可以在用于电子应用、移动应用、生物识别应用和/或iot(物联网)应用的嵌入式系统中实现。

存储器电路系统200包括多个叶单元(单位单元)，集成电路的基本结构，以形成所需电路的方式重复并连接在一起。这样的设计需要经过大量的验证过程进行性能测试。此外，针对该特定设计的制造过程的开发相当耗时且昂贵。为了基于关于图1a和图1b描述的常规方法从存在于存储器电路200中的低阶多路复用器中获得高阶多路复用器，必须改变整个设计和制造过程。如此，希望获得高阶多路复用器，以对图2中呈现的基本设计进行最小的修改。

本文将参考图3至图6详细描述衍生出高阶多路复用器设计的各种实现方式。

图3示出了根据本文描述的本发明的实施例的使用低阶多路复用器来实现高阶多路复用器的存储器电路的图。如图3中所示，存储器电路300的基本设计与图2的存储器电路200非常相似。实际上，为简洁起见，图3中已消除了许多重复的元件，诸如时钟信号发生器、行地址解码器、存储器阵列和伪字线。否则，这些消除的元件存在于存储器电路300的设计中，并且基本上以与存储器电路200中相同的方式起作用。

此外，就像图2的存储器电路200一样，存储器电路300包括多个列选择器单元310。列选择器单元310可以包括两个多路复用器311和312(一个用于位线，而另一个用于源极线)、读出放大器313和写入驱动器314。在其它实施例中，在每个列选择器单元中仅需要单个多路复用器。列的子集可以被分配给多路复用器311和312中的每一个。在实施例中，多路复用器耦合在一起以实现高阶多路复用器。例如，列选择器单元310a中的多路复用器311a和312a可以与列选择器单元310c的多路复用器311c和312c配对。类似地，列选择器单元310b中的多路复用器311b和312b可以与列选择器单元310d的多路复用器311d和312d配对。在其它情况下，两个以上的列选择器单元可以耦合在一起以形成高阶多路复用器。

在实施例中，耦合的列选择器单元310a和310c以及310b和310d连接到使能信号，使得一次仅接通耦合的列选择器单元中的一个，例如310a或310c。在耦合一对多路复用器的情况下，要求使能信号传递单个位大小。例如，列选择器单元310a中的一个可以连接到使能信号rd/enb和wr/enb，而另一个310c可以连接到反相的使能信号n_wr/enb或n_rd/enb。在实施例中，使能信号包括写入使能信号wr/enb和读取使能信号rd/enb。例如，列选择器单元310a的读出放大器313a连接到读取使能信号rd/enb，而列选择器单元310c的读出放大器313c连接到反相的读取使能信号n_rd/enb。如此，在读取操作期间，可以一次仅使能该对中的列选择器单元310a和310c中的一个。类似地，在其它实施例中，列选择器单元310a的写入驱动器314a连接到写入使能信号wr/enb，而列选择器单元310c的写入驱动器314c连接到反相的写入使能信号n_wr/enb。如此，在写入操作期间，仅使能该对中的列选择器单元中的一个。列选择器单元310b和310d以与以上关于列选择器单元310a和310c所述相同的方式配对以形成高阶多路复用器。

在实施例中，该对列选择器单元的输入端口和输出端口耦合在一起。例如，读取输出信号rd/outac耦合到列选择器单元310a和310c的两个读出放大器313a和313c的输出端口rd/outa和rd/outc。类似地，写入输入信号wr/inac耦合到列选择器单元310a和310c的写入驱动器314a和314c的输入端口rd/outa和rd/outc。在实施例中，以与上文关于列选择器单元310a和310c所描述的相同方式，读取输出信号rd/outbd可以连接到其它列选择器单元310b和310d的输出端口rd/outb和rd/outd，而写入输入信号wr/inbd可以连接到输入端口wr/outb和wr/outd。

在实例中，多路复用器311和312可以是32：1多路复用器。如此，多路复用器中的每一个可以从32列的子集中选择一个列，因此，如前所述，它们可能需要由选择信号slct传递的5位地址。在本发明的实施例中，在不对存储器电路进行实质修改的情况下，将两个32：1多路复用器组合在一起，以便使用由使能信号rd/enb和wr/enb传递的一位状态来实现64：1多路复用器。

例如，在写入操作期间，写入输入信号wr/in可以接收值以存储在与存储器阵列的64列中的一个相对应的存储器单元中。写入输入信号wr/inac连接到写入驱动器314a和314c。然而，由于写入驱动器314a和314c中的一个耦合到写入使能信号wr/enb，而另一个连接到反相写入使能信号n_wr/enb，所以一次将仅使能驱动器中的一个。例如，如果使能写入驱动器314c，则由写入输入信号wr/inac接收的输入值被存储在与分别由多路复用器311c和312c选择的列cl5c和cl6c相关联的存储器单元中。通过选择信号slct将列地址传递到多路复用器311c和312c，以从cl5(0：n)选择位线和从cl6(0：n)选择源极线。

在另一个示例中，在读取操作期间，读取输出信号rd/out可以生成存储在与存储器阵列的64列中的一个相对应的存储器中的值。读取输出信号rd/out连接到两个读出放大器313a和313c。然而，由于读出放大器313a和313c中的一个耦合到读取使能信号rd/enb，而另一个连接到反相读取使能信号n_rd/enb，所以一次仅将使能读出放大器中的一个。例如，如果使能读出放大器313a，则由读取输出信号rd/outac生成的输出值基于与多路复用器311a和312a选择的列cl1a和cl2a相关联的存储器单元中存储的值。通过选择信号slct将列地址传递到多路复用器311a和312a，以从cl1(0：n)选择位线和从cl2(0：n)选择源极线。

图4示出了根据本文描述的本发明的另一实施例的使用低阶多路复用器来实现高阶多路复用器的存储器电路的图。存储器电路系统400是存储器电路系统300的替代实现方式。在该实施例中，代替每隔一个列选择器单元，彼此相邻的单元形成一对以实现高阶多路复用器。例如，列选择器单元410a和410b可以形成第一对，而列选择器单元410c和410d可以形成第二对多路复用器。在实施例中，虽然该对的第一列选择器单元(即414a和414c)的写入驱动器连接到写入使能信号wr/enb，但是该对的第二列选择器单元(即414b和414d)的写入驱动器连接到反相写入使能信号n_wr/enb。类似地，在其它实施例中，虽然该对的第一列选择器单元(即413a和413c)的读出放大器连接到读取使能信号rd/enb，但是该对的第二列选择器单元(即413b和413d)的读出放大器连接到反相读取使能信号n_rd/enb。

在实施例中，每对列选择器单元生成一个输出并接收一个输入。例如，第一对列选择器单元410a和410b的输出端口rd/outa和rd/outb耦合到读取输出信号rd/outab。另外，在另一个实施例中，第一对列选择器单元410a和410b的输入端口wr/ina和wr/inb耦合到写入输入信号wr/inab。在实施例中，以与以上关于列选择器单元310a和310b所述相同的方式，读取输出信号rd/outcd可以连接到其它列选择器单元310c和310d的输出端口rd/outc和rd/outd，而写入输入信号wr/incd可以连接到输入端口wr/inc和wr/ind。

在实施例中，取决于选择信号和使能信号，第一对列选择器单元410a和410b中的每一个选择与从列cl1和cl3的子集中选择的列(例如，位线)cl1a和cl3b以及从列cl2和cl4中选择的列(例如，源极线)cl2a和cl4b相对应的存储器单元。类似地，在另一实施例中，取决于选择信号和使能信号，第二对列选择器单元410c和410d选择与从列cl5和cl7选择的列(例如，位线)cl5c和cl7d以及从列cl6和cl8中选择的列(例如，源极线)cl6c和cl8d列相对应的存储器单元。

图5示出了根据本文描述的本发明的又一个实施例的使用多于两个的低阶多路复用器来实现高阶多路复用器的存储器电路的图。虽然参考图3和图4描述的较早的实施例示出了使用一对低阶多路复用器形成高阶多路复用器，但是图5的存储器电路500描述了其中多个多路复用器(两个以上)用于形成高阶多路复用器的实施例。例如，可以根据所公开的方法来组合4：1顺序的四个多路复用器以实现16：1多路复用器。

在实施例中，用于存储器电路500的电路设计的基础与先前参考图2至图4描述的存储器电路相同。存储器电路500包括多个列选择器单元510。列选择器单元510包括多对的多路复用器511和512、读出放大器513和写入驱动器514。在实施例中，存储器电路500仅包括一个读取输出信号rd/out和仅一个写入输入信号wr/in。在实施例中，读取输出信号rd/out耦合到与所有读出放大器513相对应的输出端口rd/outa、rd/outb、rd/outc和rd/outd，而写入输入信号wr/in连接到与所有写入驱动器514相对应的输入端口wr/ina、wr/inb、wr/inc和wr/ind。

在实施例中，选择信号slct的大小取决于多路复用器511和512的顺序。本发明不限于特定大小多路复用器，如此，选择信号的大小可以与设计所需的大小一样大。例如，如果分配给每个多路复用器的列的子集的大小是4，则选择信号slct的大小可以是至少2位。另一方面，使能信号(写入使能信号和读取使能信号)的大小取决于列选择器单元的数量或多路复用器的数量。本发明也不限于特定数量的列选择器单元，如此，使能信号的大小可以与设计所需的大小一样大。例如，在4个列选择器单元的情况下，使能信号可以是至少两位。

在实施例中，读取使能信号rd/enb连接到列选择器单元510中的读出放大器513中的每一个以控制读取操作。在实施例中，一次只能为读取操作而接通列选择器单元510中的一个。在实施例中，当使能列选择器单元510中的一个用于读取操作时，其余列选择器单元510被禁用。类似地，写入使能信号连接到列选择器单元510中的写入驱动器514中的每一个以控制写入操作。在实施例中，一次仅接通选择列选择器单元510中的一个进行写入操作。在实施例中，当使能列选择器单元510中的一个用于写入操作时，其余列选择器单元510被禁用。

在实施例中，列选择器单元510内的该对多路复用器511和512接收对特定列的选择。例如，选择信号sclt可以将具有两位的地址，例如地址[00]传递到具有4条输入数据线(即，列)的多路复用器511和512。该地址指示由多路复用器511和512中的每一个选择四个列cl(0：3)中的第一列cl(0)。然而，在读取操作期间，通过读取使能信号rd/enb仅可以接通读出放大器513中的一个。例如，列选择器单元510b的读出放大器513b可以通过读取使能信号rd/enbb接通。在这种情况下，所有其余读取使能信号rd/enba、rd/enbc和rd/enbd分别切断其对应的读出放大器513a、513c和513d。因此，通过多路复用器511b和512b与选择的列cl3b和cl4b相对应的存储器单元的值通过输出端口rd/outb传递到读取输出信号(rd/out)。

类似地，在另一个实施例中，在写入操作期间，选择信号sclt可以将具有两位的地址，例如地址[10]传递到具有4条输入数据线(即，列)的多路复用器511和512。该地址指示由多路复用器511和512中的每一个选择四个列cl(0：3)中的第三列cl(2)。然而，在写入操作期间，通过写入使能信号wr/enb仅接通写入驱动器514中的一个。例如，列选择器单元510c的写入驱动器514c可以通过写入使能信号wr/enbc接通。在这种情况下，所有其余写入使能信号wd/enba、wd/enbb和wr/enbd分别切断其对应的写入驱动器514a、514b和514d。因此，由写入输入信号wr/in接收的值通过多路复用器511c和512c通过输入端口wr/inc传递到与选择的列cl5c和cl6c相对应的存储器单元。

图6示出了根据本文描述的本发明的又一个实施例的使用具有指定的选择信号的低阶多路复用器来实现高阶多路复用器的存储器电路的图。存储器电路600是存储器电路300的另一种实现方式。返回参考图3，选择信号slct被传递到列选择器单元310内的所有多路复用器311和312，而不管它们是否被使能。例如，虽然写入使能信号wr/enb可能仅已经接通了列选择器单元310a和310b，但是选择信号slct仍然被传递给所有四个列选择器单元，甚至被切断的310c和310d。这样的设计可能在选择信号slct上施加很大的负载，因此，导致通信缓慢。

返回参考图6，在实施例中，基于当前使能的多路复用器定义指定的选择信号。在实施例中，指定的选择信号包括用于读取和写入操作的选择信号。例如，当由读取使能信号rd/enb使能时，选择信号slctrdab将列的地址传递到列选择器单元610a和610b的多路复用器中的每一个。类似地，当通过写入使能信号wr/enb使能时，选择信号slctwrab将列的地址传递到列选择器单元610a和610b的多路复用器中的每一个。对于列选择器单元610c和610d，选择信号slctrdcd和slctwrcd以相同的方式起作用。

例如，当使用一对32：1多路复用器实现64：1多路复用器时，可能有四个选择信号。在图6中，仅考虑列选择器单元610a和610c，指定第一选择信号slctrdab以在对由该对多路复用器611a和612a选择的存储器单元上的读取操作期间提供列地址。指定第二选择信号slctwrab以在由该对多路复用器611a和612a选择的存储器单元上的写入操作期间提供列地址。指定第三选择信号slctrdcd以在对由该对多路复用器611c和612c选择的存储器单元上的读取操作期间提供列地址。指定第四选择信号slctwrcd以在对由该对多路复用器611c和612d选择的存储器单元上的写入操作期间提供列地址。

在实施例中，选择信号将列的5位地址提供给多路复用器。然而，选择信号由使能信号选通，使得选择信号仅在通过使能信号使能对应的多路复用器时才进行传递。

图7示出了根据本文所述的各种实现方式的用于提供存储器电路的方法700的流程图。

应该理解，即使方法700可以指示操作执行的特定顺序，但在一些情况下，操作的各个特定部分也可以以不同的顺序在不同的系统上执行。在其它情况下，可以将附加操作和/或步骤添加到方法700和/或从方法700中省略。此外，方法700可以用硬件和/或软件来实现。如果以硬件实现，则可以用各种电路元件来实现方法700，诸如以上参考图3至图6在本文中所描述。如果以软件实现，则方法700可以实现为程序和/或软件指令过程，该程序和/或软件指令过程可以被配置成提供如本文所述的高阶多路复用器设计技术。另外，如果以软件实现，则与实现方法700有关的指令可以存储在存储器和/或数据库中。例如，计算机或具有处理器和存储器的各种其它类型的计算设备可以被配置成执行方法700。

如参考图7所描述和示出，方法700可以用于制作和/或制造或使得制作和/或制造实现如本文描述的高阶多路复用器设计方案和技术的集成电路(ic)，该高阶多路复用器设计方案和技术与提供高阶多路复用器架构和/或各种相关的系统、设备、组件、电路和相关架构有关。

在方框701处，方法700可以向存储器电路提供具有以列和行布置的位单元的阵列。每个位单元可以连接到字线的一行以及位线和源极线的两列。一系列的多路复用器可以用于选择与期望的位单元相关联的列。在实施例中，多个列的子集被分配给每个多路复用器。分配给每个多路复用器的列数取决于多路复用器的大小。

在方框702处，指定多个多路复用器以形成高阶多路复用器。例如，可以选择两个32：1多路复用器以形成一个64：1多路复用器。在其它情况下，可以选择四个4：1多路复用器以形成一个16：1多路复用器。在本发明的实施例中，可以以最小的修改来使用多个低阶多路复用器的基本电路设计，以实现高阶多路复用器。

在方框703处，与用于实现高阶多路复用器的多个低阶多路复用器相对应的输入端口和输出端口耦合在一起。可以使用公共输入端口以便将数据写入由高阶多路复用器选择的位单元中，而将公共输出端口用于生成存储在由高阶多路复用器选择的位单元中的数据。

在方框704处，从分配多路复用器的列的子集中接收指示特定列的地址的选择信号。在一个实施例中，形成较高阶多路复用器的所有多路复用器接收选择信号并选择一列。在存储器电路包括位线和源极线的情况下，该对多路复用器的选择对应于相同的存储器单元。在另一实施例中，指定选择信号使得那些未使能的多路复用器不接收该信号。选择信号的大小取决于被组合以形成高阶多路复用器的多路复用器的大小。

在方框705处，多路复用器接收使能信号以接通多个多路复用器中的一个特定的多路复用器，同时切断其它多路复用器。在实施例中，使能信号包括写入使能信号和写入使能信号。通过使能信号传递的位数取决于耦合在一起以形成高阶多路复用器的多路复用器的数量。读取使能信号可以被传递到传感器放大器，而写入使能信号可以被传递到对应于多路复用器的写入驱动器。

在方框706处，在公共输入端口上接收数据以将其存储在选定的存储器单元上。选择信号在多个多路复用器的每一个处选择一列。写入使能信号接通多个多路复用器中的一个。因此，将数据存储在与通过基于写入使能信号而被使能的多路复用器来基于选择信号而选择的列相对应的存储器单元上。

在方框707处，在公共输出端口上产生存储在特定存储器单元中的数据。选择信号在多个多路复用器的每一个处选择一列。读取使能信号接通多个多路复用器中的一个。因此，在输出端口上生成存储在与通过基于读取使能信号而使能的多路复用器基于选择信号选择的列相对应的存储器单元上的数据。

本文描述了存储器电路的各种实现方式。存储器电路可以是布置成多个列和多个行的存储器单元的阵列。该存储器电路可以包括第一单元、第一读出放大器和第一写入驱动器，该第一单元具有与第一组多个列相对应的第一对多路复用器。该存储器电路还可以包括第二单元、第二读出放大器和第二写入驱动器，该第二单元具有与第二组多个列相对应的第二对多路复用器。写入使能信号可以被配置成使能第一驱动器或第二写入驱动器中的一个。读取使能信号可以被配置成使能第一读出放大器或第二读出放大器中的一个。

本文描述了存储器电路的各种实现方式。该存储器电路可以包括具有以多个行和多个列布置的多个存储器单元的存储器阵列。该存储器电路还可以包括：行选择器，其被配置成识别与特定存储器单元相关联的选定行；以及列选择器，其被配置成识别与特定存储器单元相关联的选定列。列选择器可以包括多个多路复用器，每个多路复用器对应于多个列的子集。列选择器还可以包括使能信号，以一次切换多个多路复用器中的一个。最后，列选择器还可以包括选择信号，以从与由使能信号使能的多个多路复用器中的一个相对应的多个列的子集中选择一个列。

本文描述了实现多路复用器的各种方法。该方法可以包括提供以多个列和多个行布置的存储器单元的阵列，将一对多路复用器耦合到多个列，其中该对中的多路复用器中的每一个对应于多个列的子集，通过将该对多路复用器的输出路耦合在一起形成输出端口，并且通过将该对多路复用器的输入路耦合在一起形成输入端口。该方法还包括通过该对多路复用器接收选择信号，其中该选择信号被该对多路复用器中的每个多路复用器转换为特定列，响应于读取使能信号而在输出端口上生成输出，以及响应于写入使能信号在输入端口上接收输入。

权利要求的主题应意欲不限于本文提供的实现方式和说明，而是包括那些实现方式的修改形式，包括实现方式的一部分以及根据权利要求的不同实现方式的元件的组合。应当理解，在任何此类实现方式的开发中，例如在任何工程或设计项目中，都应做出许多实现方式专用的决策，以实现开发人员的特定目标，诸如遵守与系统相关的约束条件和与业务相关的约束条件，其可能因实现方式而相互不同。此外，应当理解，这种开发工作可能是复杂且耗时的，但是对于受益于本发明的普通技术人员而言，这仍将是设计、制作和制造的例行工作。

已经详细参考了各种实现方式，在附图和图式中示出其示例。在以下详细描述中，阐述了许多具体细节以提供对本文提供的发明内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的发明内容。在一些其它实例中，没有详细描述公知的方法、过程、组件、电路和网络，以免不必要地混淆实施例的细节。

还应该理解，虽然在本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件分别都是元件，但是它们不应被视为同一元件。

本文提供的本发明的描述中使用的术语是出于描述特定实现方式的目的，并且无意于限制本文提供的发明内容。如本文所提供的发明内容和所附权利要求书中所使用，单数形式的“一”、“一个”和“该”也意图包括复数形式，除非上下文另外明确指出。如本文所使用的术语“和/或”是指并且涵盖一个或多个相关联的所列项目的任何和所有可能的组合。当在本说明书中使用时，术语“包含”和/或“包括”指定存在所述特征、整数、步骤、操作、元件和/或组件，但不包括排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或组。

如本文所使用，取决于上下文，术语“如果”可以被解释为表示“当……时”或“在……时”或“响应于确定”或“响应于检测”。类似地，取决于上下文，短语“如果确定”或“如果检测到[陈述的条件或事件]”可以被解释为表示“在确定时”或“响应于确定”或“在检测到[陈述的条件或事件]时”或“响应检测到[陈述的条件或事件]”。可以结合本文描述的各种技术的一些实现方式使用指示在给定点或元件之上或之下的相对位置的术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“下方”和“上方”；以及其它类似术语。

虽然前述内容针对本文描述的各种技术的实现方式，但是可以根据本文的发明内容设计其它和进一步的实现方式，其可以由所附权利要求确定。

虽然已经用结构特征和/或方法动作专用的语言描述了主题，但是应该理解，所附权利要求书中定义的主题不必限于上述特定特征或动作。更确切而言，上述特定特征和动作被公开为实现权利要求的示例形式。