选择性控制时钟传输到数据(DQ)系统的制作方法

背景技术：

本文中描述的实施例大体涉及存储器装置的领域。更特定来说，当前实施例包含用于存储器装置中的命令同步的一或多个系统、装置及方法。

此段落希望向读者介绍可能与本发明的不同方面相关的本技术的不同方面，其在下文中描述及/或主张。据信，此论述有助于向读者提供背景信息以促进对本发明的各种方面的更好理解。因此，应理解，这些陈述应在此背景下阅读，而非作为现有技术的认可。

在半导体存储器中，存储器装置的适当操作是基于各种内部命令及时钟信号的正确时序。例如，在从存储器装置读取数据时，对数据路径电路系统定时以提供(例如，输出)读取数据的内部时钟信号应与内部读取命令信号大体上同时提供以无错误地输出读取数据。如果内部读取命令信号的时序与内部时钟信号的时序不兼容或不精确，那么读取命令可能被无意地忽略及/或由存储器提供的读取数据可能不正确(例如，包含与另一读取命令相关联的至少一些数据)。同样地，在将数据写入到存储器装置时，对数据路径电路系统定时以写入数据的内部时钟信号应具备与内部写入命令信号兼容的时序关系以使数据路径电路系统能够提供写入数据以写入到存储器装置。内部命令及时钟信号的不精确时序可导致写入命令被无意地忽略及/或使不正确写入数据被提供到存储器装置(例如，包含与另一写入命令相关联的至少一些数据)。

此外，可选择(例如，编程、期望、使用、给出等)“延时”以设置由存储器装置接收读取命令与由存储器装置输出数据之间的时间(通常以时钟周期数目为单位)。还可选择“写入延时”以设置由存储器装置接收写入命令与将写入数据提供到存储器装置之间的时间(通常也以时钟周期数目为单位)。例如，可选择延时以适应不同频率(即，不同时钟周期)的时钟信号。

如可了解，存储器装置中的时钟信号的频率越高，其可产生正确定时(例如，同步)内部时钟及命令信号的挑战越大。例如，存储器时钟信号的频率可为1ghz或更高。使事情进一步复杂化的是多数据速率存储器可以高于存储器时钟信号的速率提供及接收数据，这可表示可执行命令的速率。因此，命令信号及内部时钟信号可需要同步，以便维持适当时序。多数据速率存储器的实例是以时钟频率的两倍的速率输出读取数据(例如与存储器时钟信号的上升时钟边缘及下降时钟边缘同步地输出数据)的存储器。

因此，为促进同步存储器装置中的命令同步，可将特定电路设置在存储器装置的输入处、存储器装置的输出处及存储器装置内部。如了解，额外电路系统可利用额外功率。在设计存储器装置的组件以协助命令及时钟同步时，功率消耗提供可在不减少存储器装置的功效及存储器装置中的命令信号的同步的情况下考虑且尽可能减少的额外因素。

附图说明

在阅读以下实施方式及参考图式之后将更好理解本发明的各种方面，其中：

图1是根据实施例的存储器设备的框图；

图2是根据实施例的图1的存储器设备的读取数据启用延迟(rqed)电路系统的框图；

图3是根据本发明的实施例的图2的rqed电路系统的实例移位器的框图；

图4是根据本发明的实施例的图2的rqed电路系统的实例信号产生器的框图；

图5是根据本发明的实施例的图2的rqed电路系统的实例边缘起始器的框图；

图6是根据本发明的实施例的与在突发读取模式中操作图2的rqed电路系统相关联的信号的时序图；及

图7是根据本发明的实施例的与在单个读取模式中操作图2的rqed电路系统相关联的信号的时序图。

具体实施方式

将在下文中描述一或多个特定实施例。为努力提供这些实施例的简明描述，本说明书中并未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，应作出大量实施方案特定决策以实现可随不同实施方案变化的开发者的特定目标，例如符合系统相关及业务相关的限制。此外，应了解，此开发努力可能是复杂且耗时的，但对于获利于本发明的所属领域的一般技术人员，所述开发努力仍将是设计、制作及制造的例常任务。

当介绍本发明的各种实施例的元件时，冠词“一(a/an)”及“所述”希望意味着存在所述元件中的一或多者。术语“包括”、“包含”及“具有”希望是包含性的且意味着可存在除列出元件以外的额外元件。另外，应理解，对本发明的“一个实施例”或“实施例”的参考并不希望被解释为排除也并入所叙述特征的额外实施例的存在。

如上文描述，存储器装置可使用电路系统及技术来同步各种内部信号与内部时钟以通过各种操作模式促进存储器装置的功能性。例如，在同步动态随机存取存储器(sdram)(例如双倍数据速率类型四sdram(ddr4sdram)或双倍数据速率类型五sdram(ddr5sdram))中，可期望命令信号(例如读取及写入命令信号)与内部时钟信号的同步以促进存储器装置的适当操作。更特定来说，且如下文详细描述，可将延迟锁相环路时钟信号(dllclk)提供到数据(dq)系统以用于执行存储器读取操作。如了解，额外电路系统可利用额外功率。在设计存储器装置的组件以协助命令及时钟同步时，功率消耗提供可在不减少存储器装置的功效及存储器装置中的命令信号的同步的情况下考虑且尽可能减少的额外因素。

本文中描述的技术可包含用于将延迟锁相环路时钟信号选择性地提供到dq系统以减少dq系统在未主动执行或主动准备执行读取操作时所消耗的功率的系统及/或方法的描述。例如，逻辑门(例如，and门或其它合适逻辑门)可经包含以允许时钟信号响应于时钟启用信号而传输到dq系统。在一些实施例中，至少部分基于延迟指示及延时指示且响应于待用于存取存储器的传入读取命令而产生时钟启用信号。以此方式，所描述的这些技术可允许启用及/或停用时钟启用信号与传入读取命令的自动同步，使得电路系统允许在dq系统接收传入命令之前的一或多个时钟循环自动地断言时钟启用信号，而在传入命令完成到dq系统的传输之后的一或多个时钟循环自动地撤销断言时钟启用信号。可由响应于传入存储器命令的一或多个触发器子集及一或多个逻辑门促进时钟启用信号的断言/撤销断言。

记住此点，图1是存储器设备12的控制系统10的框图。如本文中使用，“设备”可指代例如电路系统、半导体裸片、装置或系统。设备12包含存储器单元的存储器阵列14，所述存储器单元可为例如动态随机存取存储器(dram)单元、静态随机存取存储器(sram)单元、快闪存储器单元或某种其它类型的存储器单元。设备12可接收存储器命令且在设备12内提供(例如，产生)对应控制信号以执行各种存储器操作。例如，设备12可接收各种存储器地址。设备12可操作以至少部分基于计时信号(例如，延迟锁相环路时钟信号dllclko)及命令信号(例如，读取命令rcmd及/或写入命令wcmd)存取存储器阵列14。来自存储器阵列14的输出数据或待储存于存储器阵列14中的输入数据可经由数据通道18传输到数据(dq)系统16及/或从数据(dq)系统16传输且可对应于各种存储器操作。

控制块10包含时钟路径20及命令路径22。时钟路径20接收真实及互补时钟信号ck及ckf且将所接收时钟信号传播通过各种电路系统且最终作为延迟锁相环路时钟信号(dllclko)传播到dq系统16，如下文详细描述。延迟锁相环路时钟信号(dllclko)可为至少部分基于所接收时钟信号。在本实施例中，控制块10包含时钟路径20及命令路径22中的时序电路系统24及延迟锁相环路电路系统26。时钟路径20包含接收时钟信号(ck及ckf)且提供系统时钟信号(sclk)的时钟输入缓冲器电路系统28(例如，输入电路系统)。可将系统时钟信号(sclk)提供到dll电路系统26及时序电路系统24(例如，作为系统时钟启用信号sclken)。

命令路径22可将命令信号(例如，读取命令rcmd及/或写入命令wcmd)提供到dq系统16。控制块10可响应于一或多个所接收存储器命令信号(cmd)以对存储器阵列14执行各种操作。例如，控制块10可用于提供内部控制信号以从存储器阵列14读取数据及将数据写入到存储器阵列14。命令路径22的组件接收延时信号，例如列地址选通(cas)延时信号(cl)及cas写入延时信号(cwl)及延迟指示信号(nt)，如下文详述。命令路径22还从时钟路径20接收各种时钟信号。

命令输入缓冲器及解码器电路系统(cmdi.b/dec.)30可接收传达存储器存取命令的存储器命令信号(cmd)，例如指示用以导致读取操作、写入操作、裸片上终止操作或类似物的指令的读取命令、写入命令、裸片上终止(odt)命令。命令输入缓冲器及解码器电路系统30可解码存储器命令信号(cmd)且将一或多个原始存储器命令信号(cmd(原始))提供到时序电路系统24、读取数据启用延迟(rqed)电路系统32及写入数据启用延迟(wqed)电路系统34。原始存储器命令信号(cmd(原始))可包含内部命令信号、响应于读取或写入操作的存储器命令信号(cmd)指示而指示读取或写入操作的读取/写入选择信号或类似物。

时序电路系统24可响应于原始存储器命令信号(cmd(原始))而将一或多个锁存命令信号(cmd(重新锁存))提供到dll电路系统26。时序电路系统24可控制锁存命令信号(cmd(重新锁存))相对于原始存储器命令信号(cmd(原始))的时序，使得锁存命令信号(cmd(重新锁存))与系统时钟启用信号(sclken)同步。如应了解，尽管未描绘，但命令输入缓冲器及解码器电路系统30可响应于存储器命令信号(cmd)而将内部odt命令信号提供到时序电路系统24，且所属领域的技术人员了解与odt命令相关联的操作。

dll电路系统26可包含时钟延迟线36及命令延迟线38。dll电路系统26可在读取及写入操作期间是作用的，且可操作以调整时钟延迟线36及/或命令延迟线38的延迟。时钟延迟线36及/或命令延迟线38的延迟可响应于系统时钟信号(sclk)的启动而改变(例如，在系统时钟信号sclk是非作用中时不改变)。时钟延迟线36可将延迟锁相环路时钟信号(dllclk)提供到逻辑门40(例如，and门)、读取数据启用延迟(rqed)电路系统32及写入数据启用延迟(wqed)电路系统34。命令延迟线38可至少部分基于所接收命令的类型(例如，读取、写入)而为读取数据启用延迟(rqed)电路系统32及/或写入数据启用延迟(wqed)电路系统34提供锁存命令信号(cmd(重新锁存))。读取数据启用延迟(rqed)电路系统32可从命令延迟线38接收读取命令(本文中被称为“rcmd_after_dline信号”)。写入数据启用延迟(wqed)电路系统34可从命令延迟线38接收写入命令(本文中被称为“wcmd_after_dline信号”)。以此方式，读取数据启用延迟(rqed)电路系统32可具备rcmd_after_dline信号而非wcmd_after_dline信号，所述wcmd_after_dline信号代替地被提供到写入数据启用延迟(wqed)电路系统34。

读取数据启用延迟(rqed)电路系统32及/或写入数据启用延迟(wqed)电路系统34还可接收cas延时信号(cl)、cas写入延时信号(cwl)及延迟指示信号(nt)。读取数据启用延迟(rqed)电路系统32可操作以使与延迟锁相环路时钟(dllclk)信号同步的读取命令移位或延迟达至少部分基于cas延时信号(cl)及延迟指示信号(nt)确定的量以将延迟读取命令(rcmd_after_qed)提供到dq系统16。类似地，写入数据启用延迟(wqed)电路系统34可操作以使与延迟锁相环路时钟(dllclk)信号同步的写入命令移位或延迟达至少部分基于cas写入延时信号(cwl)及延迟指示信号(nt)确定的量以将延迟写入命令(wcmd_after_qed)提供到dq系统16。cas延时信号(cl)、cas写入延时信号(cwl)及延迟指示信号(nt)可响应于各种条件而进行调整，所述条件包含例如设备12及/或控制系统10的特定部分内的过程、电压及/或温度变化的操作条件。

延时信号(例如，cl及/或cwl)可由例如全局计时信号(例如，外部时钟信号ck)的时钟循环数目界定。延迟指示信号(nt)值可为等效于接收系统时钟信号(sclk)与延迟锁相环路时钟信号(dllclk)之间的延迟的时钟循环数目。cas延时信号(cl)值是可考虑控制系统10接收读取命令与dq系统16中的输出缓冲器基于时钟信号(例如，延迟锁相环路时钟信号dllclk)而响应于读取命令接收读取数据之间的延迟时间(包含将数据存取及提供到输出总线(例如，经由dq系统16中的dq衬垫)的时间)的列地址选通(cas)延时。cas写入延时信号(cwl)值可考虑控制系统10接收写入命令与dq系统16基于dqs信号而响应于写入命令接收写入数据之间的延迟时间(包含将数据存取及提供到输入总线(例如，经由dq系统16之前的dq衬垫)的时间)。cas延时信号(cl)值及cas写入延时信号(cwl)值可表示为全局计时信号的时钟循环数目。例如，cas延时信号(cl)值及cas写入延时信号(cwl)值可为频率相依值。以此方式，nt/cl/cwl信号的值由外部时钟信号(ck)及因此系统时钟(sclk)的时钟循环数目确定且取决于外部时钟信号(ck)的时钟循环。由于这个原因，外部时钟(ck)的较高频率(或较低时钟循环)可导致与dq系统16相关联的读取或写入数据在对应于nt/cl/cwl的值的时间内未与延迟锁相环路时钟信号(dllclk)同步。

根据本文中描述的实施例，基于nt/cl/cwl信号的值，将延迟锁相环路时钟信号(dllclk)提供到dq系统16的开始时序是可控制的以允许使延迟锁相环路时钟信号(dllclk)响应于读取命令而传输到dq系统(例如，作为dllclko)，借此减少dq系统16在不操作以执行读取命令时所消耗的功率。为详述，时钟路径20还包含耦合到dll电路系统26及读取数据启用延迟(rqed)电路系统32的逻辑门40。逻辑门40响应于从dll电路系统26传输的延迟锁相环路时钟信号(dllclk)且响应于从读取数据启用延迟(rqed)电路系统32传输的dq时钟启用信号(dqclocken)而将延迟锁相环路时钟信号(dllclko)提供到dq系统16。

以此方式，在dq系统16将使用延迟锁相环路时钟信号(dllclko)来存取存储器阵列14或与数据通道18通信时，将此时钟传输到dq系统16。例如，可允许延迟锁相环路时钟信号(dllclko)响应于接收延迟读取命令信号(rcmd_after_qed)而非响应于接收延迟写入命令信号(wcmd_after_qed)而传输。选择性地传输延迟锁相环路时钟信号(dllclk)作为延迟锁相环路时钟信号(dllclko)可减少由设备12消耗的总功率，这是因为通常接收延迟锁相环路时钟信号(dllclko)(即使在计时信号未用于存储器操作时)的组件的功率消耗可在不用于执行存储器读取操作时消耗减少量功率(例如，零)。可期望允许延迟锁相环路时钟信号(dllclko)在dq系统16接收延迟读取命令信号(rcmd_after_qed)之前的特定持续时间(例如，时钟循环或转变的数目)内传输到dq系统16且在延迟读取命令信号(rcmd_after_qed)完成传输之后的额外持续时间(例如，时钟循环或转变的数目)内保持启用。可通过dq时钟启用信号(dqclocken)的状态(例如，低电平信号、高电平信号)管理这些变化启用/停用持续时间。应注意，关于dq时钟启用信号(dqclocken)的状态改变的细节在下文关于状态改变如何影响延迟锁相环路时钟信号(dllclko)到dq系统16的提供而更详细论述。

记住前述内容，图2是图1的读取数据启用延迟(rqed)电路系统32的框图。如展示，控制块10可接收读取命令信号，因此读取数据启用延迟(rqed)电路系统32除从边缘起始器52处的命令输入缓冲器及解码器电路系统30接收原始命令(cmd(原始))以外还可从移位器50处的命令延迟线38接收rcmd_after_dline信号。响应于接收原始命令(cmd(原始))，边缘起始器52产生时钟启用信号(clken)，所述时钟启用信号(clken)用于将延迟锁相环路时钟(dllclk)作为移位器时钟信号(shifterclock)选择性地提供到移位器50。响应于来自边缘起始器52的时钟启用信号(clken)与延迟锁相环路时钟信号(dllclk)的匹配状态(例如，都启用)而产生移位器时钟信号(shifterclock)。特定匹配状态取决于特定逻辑门，例如，如描绘，逻辑门54(例如，and门)用于确定移位器时钟信号(shifterclock)何时传输到移位器50且因此界定匹配状态。应理解，逻辑门54及本发明中的其它所描述逻辑门的中的任一者可替换为一或多个其它合适逻辑门，例如or门、反相门、nand门、nor门或类似物，其可经布置以提供所要输出。

为详述图2的移位器50、边缘起始器52及移位计算器56的操作，图3是图2的移位器50的实例的框图。应注意，在介绍移位器50电路系统之后，图2将在下文关于逻辑门58、逻辑门60、触发器62及信号产生器64进一步详细说明。如描绘，移位器50接收来自边缘起始器52的移位器时钟信号(shifterclock)及来自命令延迟线38的rcmd_after_dline信号。移位器50还响应于由移位计算器56确定的计算结果而从移位计算器56接收移位值(shiftvalue<4:0>)。应理解，使用cas延时信号(cl)值与延迟指示信号(nt)值之间的差异(例如，cl-nt)是基于移位值(shiftvalue<4:0>)执行的合适计算的一个实例。如描绘，每当移位器时钟信号(shifterclock)是高电平信号时，rcmd_after_dline信号因此被捕获且通过由触发器74(例如，74a、74b、74c…74dd)表示的移位级每次移位一个级。rcmd_after_dline信号可基于由传输到多个逻辑门78(例如，78a、78b、78c…78dd)的移位值信号(shift_value<4:0>)选择的起始触发器而在触发器74的触发器处开始传输通过移位器50。例如，如果移位值信号(shift_value<4:0>)等于2，那么通常选择触发器74c来首先传输rcmd_after_dline信号。

使用从移位计算器56传输到移位解码器80的移位值信号(shift_value<4:0>)的二进制表示选择起始触发器。移位值信号(shift_value<4:0>)可至少部分基于与移位计算器56相关联的计算结果而产生，例如cas延时信号(cl)值与延迟指示信号(nt)值之间的差异(例如，cl-nt)。例如，移位值信号(shiftvalue<4:0>)可等于零(例如，00000)与三十(例如，11111)之间的任何数字的二进制表示(例如四(例如，00100)或十(例如，01010))。应理解，可基于由移位器50使用的逻辑门78的数目及/或组合使用任何合适范围的移位值。移位值信号(shift_value<4:0>)的每一位可经由耦合到逻辑门78中的每一者的个别通信耦合件同时传输到移位解码器76，使得每一低电平信号或高电平信号可由逻辑门78中的每一者同时接收。

移位解码器80可在移位器50内部且可将指示来自逻辑门78的逻辑结果的一或多个信号输出到一或多个多路复用器82(例如，82a、82b…82dd)。例如，移位解码器80可包含逻辑门78，其各自接收相同移位值信号(shift_value<4:0>)输入且基于移位值信号(shift_value<4:0>)的特定状态组合产生输出。来自逻辑门78的相应输出可用于操作多路复用器82。如描绘，选定逻辑门(例如，举例来说，在移位值信号等于“00000”时的逻辑门78a)对应于逻辑门78的特定门，所述特定门使移位值信号(shift_value<4:0>)的合适数目个位反转以将高电平输出驱动到多路复用器82的其对应多路复用器(例如，在此实例中，多路复用器82a)。当逻辑门78中的选定一者操作多路复用器82中的对应一者以选择高电平信号输入(例如，“h”)时，rcmd_after_dline信号首先传输通过多路复用器82中的对应一者到触发器74中的选定一者。从此，rcmd_after_dline信号从触发器74中的选定一者传输通过随后触发器74直到到达对应于零或起始二进制计数(例如，00000)的第一触发器74a。

返回到图2，在rcmd_after_dline信号(例如，由延迟锁相线电路系统26延迟达特定量的读取命令)传输通过移位器50的移位级(例如，触发器74)的每一点处，通过各种端子(例如，s0、s1、s2…s31)输出来自触发器74中的每一者的值。移位器50的第一输出(s0)可用于将延迟读取命令信号(rcmd_after_qed)传输到dq系统16。前三个输出(s0、s1、s2)耦合到逻辑门58(例如，or门)，逻辑门58输出到额外逻辑门60(例如，or门)。

逻辑门58及/或逻辑门60可导致dq时钟启用信号(dqclocken)在延迟读取命令(rcmd_after_qed)在第三输出(s2)处被传输时采用作用高电平信号(例如，启用)。换句话说，dq时钟启用信号(dqclocken)可在比经由第一输出(s0)传输延迟读取命令(rcmd_after_qed)早两个时钟循环的时序处采用作用高电平。逻辑门58及/或逻辑门60可与一或多个触发器62(例如，62a、62b、62c、62d)协作以导致dq时钟启用信号(dqclocken)在延迟读取命令(rcmd_after_qed)已完成从第一输出(s0)的传输之后的四个时钟循环内继续保持作用高电平(例如，使得到逻辑门58中的输入中的每一者处于低电平)。如描绘，一或多个触发器62串联耦合。因此，当逻辑门58响应于接收三个低电平而传输低电平信号时，低电平信号在四个时钟循环(例如，对应于触发器的数目)内通过一或多个触发器62中的每一者进行计时。应理解，触发器62的数目是可编程的，使得多于或少于四个触发器可用于调整延迟读取命令(rcmd_after_qed)的下降边缘(例如，传输端)与dq时钟启用信号(dqclocken)的下降边缘(例如，传输端)之间的时钟循环数目。

因此，仅当dq系统16将使用延迟锁相环路时钟信号(dllclk)来执行存储器读取操作时，可将此时钟信号提供到dq系统16(例如，作为dllclko)，如上文论述。应注意，尽管未描绘，但在图2中关于读取数据启用延迟(rqed)电路系统32展示的电路系统通常可用于写入数据启用延迟(wqed)电路系统34。差异可包含写入数据启用延迟(wqed)电路系统34不包含逻辑门58、逻辑门60及串联耦合的触发器62。写入数据启用延迟(wqed)电路系统34还可接收cas写入延时信号(cwl)而非cas延时信号(cl)。

继续描述图2中展示的额外电路系统，至少部分基于时钟启用信号(clken)确定移位器时钟信号(shifterclock)。由边缘起始器52响应于原始命令信号(cmd(原始))及从信号产生器64传输到边缘起始器52的时钟启用移位器信号(clkenshifter)而产生时钟启用信号(clken)。可至少部分基于延迟锁相环路时钟信号(dllclk)且基于时钟启用信号(clken)经由逻辑门54导出移位器时钟信号(shifterclock)。

为详述，图4是图2的信号产生器64的框图。信号产生器64可通信地耦合到移位器50的输出(例如，s1、s2…s31)以接收来自移位器50的信号。信号产生器64可包含逻辑门92(例如，nor门)及逻辑门94(例如，and门)。逻辑门92可接收来自移位器50的输出(例如，s1、s2…s31)中的每一者且可响应于来自移位器50的输出(例如，s1、s2…s31)各具有低电平信号而输出高电平信号(例如，alllow_norgate_out＝逻辑高，1)。如果到逻辑门92中的一或多个输入(例如，来自移位解码器80的一或多个输出)是高电平信号，那么逻辑门92可输出低电平信号(例如，alllow_norgate_out＝逻辑低，0)。

类似地，逻辑门94可基于来自移位解码器80的输出而接收来自移位器50的第一输出(s0)及一或多个经修改输出(例如，s1’、s2’…s31’)。逻辑门94可响应于所接收信号中的每一者具有高电平信号而输出高电平信号(例如，allhigh_andgate_out＝逻辑高，1)。逻辑门94可响应于相应经修改输出(例如，s1’、s2’…s31’)的中的任一者及/或来自移位解码器80的第一输出(s0)具有低电平信号而输出低电平信号(例如，allhigh_andgate_out＝逻辑低，0)。由于时钟启用移位器信号(clkenshifter)基于逻辑门96(例如，nor门)的逻辑结果而输出，所以在来自逻辑门92的输出信号(alllow_norgate_out)及来自逻辑门94的输出信号(allhigh_andgate_out)都为低信号时，时钟启用移位器信号(clkenshifter)可具有高电平。即，当来自移位器50的输出(例如，s0、s1…s31)中的一或多者处于高电平且来自移位器解码器80的经修改输出(例如，s1’、s2’…s31’)的中的任一者或第一输出(s0)处于低电平时。

如图4中进一步描绘，经修改输出(例如，s1’、s2’…s31’)分别从移位器50的第二输出(s1)导出到移位器50的最后输出(s31)。相应多路复用器98(例如，98a、98b…98dd)可由来自逻辑门100(例如，or门100a、100b…100cc)的相应输出及来自移位解码器80的逻辑门78的输出进行控制。例如，如果移位值信号(shift_value<4:0>)选择(例如，shift_value<4:0>＝“00100”＝4)对应于移位器50的第五输出(s4)的触发器74e以接收rcmd_after_dline信号，那么信号产生器64的第一输出(s1’)到第四输出(s4’)根据移位器50的对应输出(例如，s1…s4)输出，而全部输出s5’到s31’输出高电平而与对应移位器50输出(例如，s5到s31)无关。

简单参考回图2，读取数据启用延迟(rqed)电路系统32包含接收时钟启用移位器信号(clkenshifter)的边缘起始器52。现参考图5，说明图2的边缘起始器52的框图。如图5中描绘且使用插图108说明，边缘起始器52包含单发脉冲产生器110，所述单发脉冲产生器110响应于所接收存储器命令信号(cmd(原始))(例如，由信号120表示)的各上升边缘114及下降边缘116而产生单发脉冲信号(set)112。可至少部分基于包含在逻辑门126(例如，nand门)之前的延迟电路系统122(例如，延迟量＝持续时间124，t)来确定单发脉冲信号(set)112的持续时间。单发脉冲产生器110耦合到四个触发器128(例如，128a、128b、128c、128d)且响应于指示存储器命令信号(cmd(原始))(例如，信号120)的开始的脉冲信号(例如，插图108的信号130)及指示存储器命令信号(cmd(原始))(例如，信号120)的结束的脉冲信号(例如，插图108的信号132)而提供启用单发脉冲信号(set)112。在单发脉冲信号(set)启用时，使触发器128中的每一者进入set状态以经由输出端子(q)提供高电平信号输出。触发器128可经耦合以提供涟波计数器。在此涟波计数器中，第一触发器128a由外部时钟(例如，countclock信号)计时且随后触发器128(例如，128b、128c、128d)由来自先前触发器的输出计时。例如，触发器128b由来自触发器128a的输出计时。应理解，在一些实施例中，其它合适计数器及/或计数电路系统可与涟波计数器一起使用或代替涟波计数器。触发器128d的高电平输出可将时钟启用边缘信号(clkenedge)改变为高电平，从而导致时钟启用信号(clken)还改变为高电平。由于时钟启用信号(clken)响应于逻辑门134(例如，or门)的输出确定而改变状态，所以时钟启用信号(clken)还响应于时钟启用移位器信号(clkenshifter)的高电平而改变为高电平。

简单参考回图2，响应于时钟启用信号(clken)具有高电平，延迟锁相环路时钟信号(dllclk)控制移位器50，使得移位器50由移位器时钟信号(shifterclock)计时(例如，经由被输入到逻辑门54)。返回到图5，还将移位器时钟信号(shifterclock)提供到触发器128。这可促进触发器128与触发器74(图3)之间的同步计时。移位器时钟信号可用于暂停提供时钟启用信号(clken)。如描绘，当将shifterclock的八个脉冲提供到触发器128(例如，涟波计数器)时，由最后触发器128d将时钟启用边缘信号(clkenedge)改变为低电平。

记住前述内容，图6是由图5的边缘起始器及图2的读取数据启用延迟(rqed)电路系统32的其它组件在以突发读取模式操作时(例如，在cl-nt＝4时)所使用的相应时钟信号及各种输入/输出信号的时序图144。作为提醒，突发读取模式可指响应于多个读取命令被连续断言的存储器存取操作，其中设备12在无需针对每一存储器存取依序经历各传输过程的情况下将数据存取且传输到存储器/从存储器存取且传输数据(例如，存储器存取通常同时发生以增加数据处理量)。应注意，针对以下论述，为易于说明，在不明确参考回图1到图5的情况下参考图1到图5中描绘的电路系统及布置。

如描绘，延迟锁相环路时钟信号(dllclk)保持为从时钟延迟线36不断提供的输出，由dllclk信号146表示。存储器命令信号(cmd(原始))(如由cmd(原始)信号120表示)可响应于命令输入缓冲器及解码器电路系统30接收命令(cmd)而启用。应理解，与图6的时序图144相关联的所接收命令(cmd)对应于读取命令，因此与所接收命令(cmd)是否是读取命令的确定相关的操作通常不关于时序图144描述。还应注意，在连续断言多个读取命令时，cmd(原始)信号在突发读取模式中继续采取高电平。

cmd(原始)信号120首次由边缘起始器52接收。边缘起始器52可基于set信号150及set_ff信号152的产生(这可导致边缘起始器52的触发器128的初始化)而产生时钟启用信号(clken)(如由clken信号148表示)。set_ff信号152可导致时钟启用边缘信号(clkenedge)(如由clkenedge信号154表示)的上升边缘(例如，由箭头156指示)，此随后可导致clken信号148的上升边缘。

clken信号148的启用可导致移位器时钟信号(shifterclock)(如由shifterclock信号158表示)的启用(例如，由箭头160指示的关系)。在启用clken信号148之后，耦合到边缘起始器52的输出的逻辑门54接收clken信号148且导致根据dllclk信号146的时序产生shifterclock信号158。shifterclock信号158是用于控制rcmd_after_dline信号(由rcmd_after_dline信号162表示)传输通过图3的触发器74的计时信号。

基于从移位计算器56输出的移位值信号(shift_value<4:0>)，选择对应于(例如，相应触发器74及多路复用器82的)特定输出的移位解码器80电路系统以接收rcmd_after_dline信号162。在类似时间，移位解码器80逻辑门78操作以选择多路复用器98的子集以根据来自移位器50的相应对应输出(例如，移位器50输出s1…s31分别对应于s1’…s31’)进行传输。至少部分基于来自逻辑门100中的每一者的逻辑结果产生这些输出。因此，针对移位计算器56输出cl-nt＝4(例如，shift_value<4:0>＝4)的实例，所选移位解码器80电路系统对应于输出s4及s4’，但从输出s4’传输的信号是基于从逻辑门100e传输的信号及从逻辑门78d传输的逻辑结果而选择。例如，从输出s3’传输的信号至少部分基于来自逻辑门78c(例如，低电平信号)及逻辑门100d的输出是高的(例如，基于来自由shift_value<4:0>＝“00100”选择的逻辑门78d的输出的高电平信号与来自逻辑门100e的低电平信号进行or运算)。以此方式，例如，逻辑门78a到选定逻辑门78d各将高信号输出到相应多路复用器98(例如，98a、98b、98c、98d)以选择来自移位器50的输出(例如，s1、s2、s3、s4)作为来自多路复用器98的输出(例如，s1’＝s1，s2’＝s2等)传输到逻辑门94。

因此，响应于移位计算器56输出(例如，移位值信号shift_value<4:0>)，信号产生器64可传输时钟启用移位器信号(clkenshifter)，其由clkenshifter信号164表示。rcmd_after_dline信号162进入移位器50且多路复用器82与触发器74之间的随后传输根据来自shifterclock信号158的时序而发生。传输继续直到整个rcmd_after_dline信号162被传输通过移位器50。在低信号(例如，发信rcmd_after_dlin信号162的结束)首次在移位器50处进入选定多路复用器82(例如，由计算结果及shift_value<4:0>选择)时，到信号产生器64的对应输出改变，借此改变来自逻辑门94的输出(例如，对应于allhigh_andgate_out信号170)。此外，在rcmd_after_dline信号162进入移位器50之后且在大体上类似于rcmd_after_dline信号162从第三输出(s2)输出的时间，启用dq时钟启用信号(dqclocken)，如由dqclocken信号172的上升边缘表示。用于传输rcmd_after_qed信号168的第三输出(s2)与第一输出(s0)之间的触发器的数目可确定dqclocken信号172的上升边缘与rcmd_after_qed信号168的上升边缘之间的时钟循环或转变数目(例如，由时序群组173表示)。例如，在第三输出(s2)处的高电平输出能够作为第一输出(s0)处的高电平输出传输之前将发生两个输出及因此两个时钟循环。

在rcmd_after_dline信号162传输到移位器50中结束时，allhigh_andgate_out信号170改变状态以指示rcmd_after_dline信号162的结束。然而，此时，rcmd_after_dline信号162仍可传输通过移位器50的组件，从而导致rcmd_after_qed信号168仍被描绘为从移位器50传输。在rcmd_after_qed信号168的传输结束之后，来自移位器50的第一输出(s0)传输低电平。将第一输出(s0)低电平信号传输到逻辑门58，从而导致低电平信号被传输到触发器62及逻辑门60。此表现为dqclocken信号172的下降边缘。dqclocken信号172的下降边缘在rcmd_after_qed信号168结束之后的数个时钟转变(例如，由转变群组174指示)内发生，其中时钟转变数目对应于触发器62的数目。时序图144上描绘的额外信号被标记在图1到5上且表示中间输出以促进响应于rcmd_after_qed信号168而选择性地启用dqclocken信号172。

为提供读取数据启用延迟(rqed)电路系统32操作的额外实例，图7是由图2的边缘起始器52及读取数据启用延迟(rqed)电路系统32的其它组件在以单个读取模式操作时所使用的相应时钟信号及各种输入/输出信号的时序图184，其中计算结果在命令(例如，对应于cl-nt＝4的部分186、对应于cl-nt＝10的部分188)之间改变。作为提醒，单个读取模式可指存储器存取操作，其中设备12基于单个读取命令针对每一存储器存取依序将数据存取且传输到存储器/从存储器存取且传输数据。应注意，针对以下论述，为易于说明，在不明确参考图2到图5的情况下参考所述图中描绘的电路系统及布置。应理解，与图7的时序图184相关联的所接收命令(cmd)对应于读取命令，因此与所接收命令(cmd)是否是读取命令的确定相关的操作通常不关于图7描述。

比较图7与图6，许多信号与先前在图6中关于图1到图5描述的信号类似或大体上相同，且因此图7不包含这些信号的特定描述。时序图184清晰描绘计算结果的改变如何影响所产生信号的时序。例如，部分186(例如，具有计算结果4)展示rcmd_after_dlin信号162的上升边缘与rcmd_after_qed信号168的上升边缘之间的约4个时钟循环，而部分188(例如，具有计算结果10)展示在上升边缘之间具有约10个时钟循环的相同信号。此突显计算结果对所产生信号的改变。计算结果可改变与被传输到dq系统16上的读取命令(例如，cmd(原始)信号120)相关联的传输延迟。例如，较小计算结果导致rcmd_after_qed信号168比较大计算结果更快地传输到dq系统16，这是因为计算结果通常选择读取命令在被传输到dq系统16之前所传输通过的触发器74的数目。此时序差异在部分188中表现为来自逻辑门92的较长持续时间输出(由alllow_norgate_out信号190表示)、较长clkenshifter信号164、rcmd_after_dline信号162的下降边缘与dqclocken信号172的上升边缘之间的较长持续时间、与由countclock信号192表示的涟波计数器计时信号相关联的低电平的较长持续时间及set_ff信号152的较长信号，其影响与来自触发器128a的输出相关联的第一触发器(ff1)信号194、与来自触发器128b的输出相关联的第二触发器(ff2)信号196、与来自触发器128c的输出相关联的第三触发器(ff3)信号198、clkenedge信号154及clken信号148的信号时序。

因此，本发明的技术效应包含用于产生选择性启用信号以控制延迟锁相环路时钟信号(dllclk)何时被传输到数据(dq)系统以用于存储器读取及/或写入操作的技术。所述技术包含用于产生dq时钟启用信号(dqclocken)的系统及方法，所述dq时钟启用信号(dqclocken)经输入到逻辑门(例如，and门)以根据延迟锁相环路时钟信号(dllclk)控制逻辑门输出的传输。一或多个额外电路(例如触发器电路系统)可控制允许延迟锁相环路时钟信号(dllclk)传输到dq系统与将读取命令实际传输到dq系统之间的时钟转变数目。通过选择性地允许延迟锁相环路时钟信号(dllclk)传输到dq系统，用于减少由存储器系统及/或设备消耗的功率的技术可改进，这是因为制造商具有对dq系统何时消耗与延迟锁相环路时钟信号相关联的功率的增大控制。此外，由于在传输参考特定时钟信号的命令时而非在传输不使用所述时钟的命令时传输延迟锁相环路时钟信号(dllclk)，所以由dq系统(及因此存储器系统及/或设备)消耗的功率减少。

虽然本发明可易受各种修改及替代形式影响，但特定实施例已在图式中通过实例展示且已在本文中详细描述。然而，应理解，本发明不希望限于所揭示的特定形式。而是，本发明希望涵盖落入如由以下所附权利要求书定义的本发明的精神及范围内的全部修改、等效物及替代方案。

本文中呈现及主张的技术被参考及应用到具有实践性质的材料对象及具体实例，其明确地改进本技术领域且因而并非抽象、无形或纯理论的。此外，如果附在本说明书结尾的任何权利要求书含有指定为“用于[执行][功能]的方法…”或“用于[执行][功能]的步骤…”的一或多个元素，那么希望此类元素应根据35u.s.c.112(f)规定进行解释。然而，针对含有以任何其它方式指定的元素的任何权利要求书，希望此类元素不应根据35u.s.c.112(f)进行解释。