存储器电路和写入存储器单元的方法与流程

1.本发明的实施例涉及存储器电路和写入存储器单元的方法。


背景技术：

2.在一些应用中，集成电路(ic)包括将数据存储在非易失性存储器(nvm)中的存储器电路，其中，当ic断电时，数据不会丢失。nvm单元的类型包括三端子器件，其中栅极与两个源极/漏极(s/d)端子中的每个端子之间的介电层具有一个或多个能够响应于所施加的电压而改变的特性，从而可检测到的特性变化被用于表示存储的逻辑状态。在一些情况下，介电层包括铁电材料，并且该器件称为铁电随机存取存储器(fram或feram)单元。在一些情况下，nvm单元的导电沟道包括高电子迁移率材料，例如金属氧化物，诸如铟镓锌氧化物(igzo)。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种存储器电路，包括：存储器阵列，包括多个存储器单元，多个存储器单元中的每个存储器单元包括：栅极结构，包括铁电层；和沟道层，与栅极结构相邻，沟道层包括金属氧化物材料；以及驱动器电路，被配置为向多个存储器单元中的存储器单元的栅极结构输出栅极电压，其中栅极电压在第一写入操作中具有正极性和第一幅度，栅极电压在第二写入操作中具有负极性和第二幅度，并且驱动器电路被配置为控制第二幅度大于第一幅度。
4.根据本发明实施例的另一个方面，提供了一种将数据写入存储器单元的方法，方法包括：通过将栅极电压施加到栅极结构的铁电层并且将地电压电平施加到包括金属氧化物材料的沟道层来对存储器单元执行第一写入操作，栅极电压具有正极性和第一幅度；以及通过将栅极电压施加到铁电层并且将地电压电平施加到沟道层来对存储器单元执行第二写入操作，栅极电压具有负极性和大于第一幅度的第二幅度。
5.根据本发明实施例的又一个方面，提供了一种存储器电路，包括：控制电路；多个存储器单元，多个存储器单元中的每个存储器单元包括：栅极端子，耦合到包括铁电层的栅极结构；和源极端子和漏极端子，耦合到与栅极结构相邻的沟道层，沟道层包括铟镓锌氧化物(igzo)；字线驱动器，耦合到多个存储器单元中的存储器单元的栅极端子；以及读取/写入(r/w)接口，耦合到多个存储器单元中的存储器单元的源极端子和漏极端子，其中，对于多个存储器单元中的所选存储器单元控制电路被配置为：通过使得r/w接口使源极端子和漏极端子中的每个接地，并且字线驱动器向具有正极性和第一幅度的栅极端子输出栅极电压，来执行第一写入操作，以及通过使得r/w接口使源极端子和漏极端子中的每个接地，并且字线驱动器向具有负极性和大于第一幅度的第二幅度的栅极端子输出栅极电压，来执行第二写入操作。
附图说明
6.当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a是根据一些实施例的存储器电路的图。
8.图1b是根据一些实施例的存储器单元的图。
9.图2a和图2b描绘了根据一些实施例的存储器电路操作参数。
10.图3a和图3b描绘了根据一些实施例的存储器单元操作参数。
11.图4是根据一些实施例的将数据写入存储器单元的方法的流程图。
具体实施方式
12.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
13.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
14.在各种实施例中，一种存储器电路和写入方法包括通过使用其中栅极电压具有正极性和第一幅度的第一写入操作和其中栅极电压具有负极性和大于第一幅度的第二幅度的第二写入操作来不对称地编程包括金属氧化物沟道的feram单元。与其中使用具有相反极性和相等幅度的栅极电压来编程包括金属氧化物沟道的feram单元的对称方法相比，该存储器电路和写入方法能够基于阈值电压差实现更高的阈值电压和增大的存储器窗口。因此，与在其中使用具有相反极性和相等幅度的栅极电压对包括金属氧化物沟道的feram单元进行编程的一些方法中使用的大约1ev相比，该存储器电路和写入方法能够进行小于0.5电子伏(ev)的栅电极功函数调整。
15.图1a是根据一些实施例的存储器电路100的图，图1b是根据一些实施例的存储器单元112的图。为了说明的目的，简化了存储器电路100和存储器单元112中的每个。在各种实施例中，存储器电路100或存储器单元112中的一个或两个包括除了图1a和图1b中所描绘的那些元件之外的各种元件，或者以其他方式布置以便能够执行以下讨论的操作。图1b描绘了存储器单元112的截面并且包括x方向和z方向。
16.存储器电路100包括耦合到字线驱动器120和读取/写入(r/w)接口130的存储阵列110，以及通过控制信号总线ctrlb耦合到字线驱动器120和r/w接口130的控制电路140。存储器电路100被配置为能够执行方法的一些或全部，例如，下面关于图4讨论的方法400，其
中将数据写入存储器单元112的一个或多个实例。
17.基于两个或多个电路元件之间的一个或多个直接信号连接和/或一个或多个间接信号连接(包括一个或多个逻辑器件，例如反相器或逻辑门)，两个或更多个电路元件被认为是耦合的。在一些实施例中，两个或多个耦合的电路元件之间的信号通信能够由一个或多个逻辑器件修改，例如，反相或使是为有条件的。
18.存储器阵列110包括布置成行和列(未标记)的存储器单元112，并且每个存储器单元112耦合到字线wl1
‑
wlm中的一个(在图1b中被指定为wlx)、位线bl1
‑
bln中的一个(在图1b中指定为blx)和选择线sl1
‑
sln中的一个(在图1b中指定为slx)。在一些实施例中，存储器阵列110包括行的数量在64到1024的范围内。在一些实施例中，存储器阵列110包括行的数量在128到512的范围内。在一些实施例中，存储器阵列110包括列的数量在8到256的范围内。在一些实施例中，存储器阵列110包括列的数量在36至96的范围内。
19.在图1a所示的实施例中，存储器阵列110包括沿着各自的行和列维度(未标记)布置的行和列。在一些实施例中，存储器阵列110具有三维(3d)布置，也称为堆叠布置，其包括垂直于图1a中描绘的单层的行和列维度布置的一个或多个阵列层(未示出)，使得存储器阵列110还包括除了在图1a中描绘的那些之外的行和列。
20.如图1a和图1b所示，存储器单元112是三端子器件，包括：栅极端子gt，其耦合至字线wl1
‑
wlm(wlx)中的一个；源极端子st，其耦合至位线bl1
‑
bln(blx)中的一个；以及漏极端子dt耦合到选择线sl1
‑
sln(slx)中的一个。图1a和图1b中所示的存储器单元112、字线wl1
‑
wlm、位线bl1
‑
bln和选择线sl1
‑
sln的布置是出于说明目的而提供的非限制性示例。在各种实施例中，存储器阵列110包括除了图1a和图1b所示之外的布置，例如，源极端子st耦接到选择线sl1
‑
sln，而漏极端子dt耦接到位线bl1
‑
bln，从而能够实现下面讨论的益处。
21.存储器单元112包括耦接至栅极端子gt的栅极结构112gs，耦接至源极端子st的源极接触112s以及耦接至漏极端子dt的漏极接触112d。沟道层112c在源极接触112s和漏极接触112d之间在x方向上延伸，并且在源极接触112s和漏极接触112d中的每个上方并与源极接触112s和漏极接触112d中的每个相邻，并且位于栅极结构112gs的下方并且与栅极结构112gs相邻。图1b中所描绘的布置和空间关系是出于说明目的而提供的非限制性示例。在各种实施例中，存储器单元112包括除图1a和图1b所描绘的那些之外的布置和/或空间关系，并且因此能够实现下面讨论的益处。
22.栅极结构112gs包括：栅电极112ge，包括耦合至栅端子gt的导电层112gc和112wf；以及铁电层112fe，与栅电极112ge相邻。在一些实施例中，在栅电极112ge和铁电层112fe之间和/或在铁电层112fe和沟道层112c之间栅结构112gs包括一个或多个电介质层(未示出)，电介质层包括一种或多种电介质材料，例如sio2和/或一种或多种高k电介质材料。
23.导电层112gc包括一种或多种导电材料，并且因此被配置为在操作中从栅极端子gt接收电压vwx(图1a中所示的电压vw1
‑
vwm中的一个)，并存储和分配能够部分地在铁电层112fe上建立电场112e的相应电荷。在各种实施例中，导电材料包括多晶硅(poly)、铝(al)、钨(w)、铜(cu)、钴(co)和/或其他合适的材料。
24.在一些实施例中，导电层112wf包括一种或多种n型功函数材料，从而与不具有导电层112wf的等效栅电极的功函数相比，被配置为将栅电极的功函数增加目标值。在各种实施例中，n型功函数材料包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr或其他合适
的n型功函数材料中的一种或多种。
25.在一些实施例中，导电层112wf被配置为将栅电极功函数增加小于0.5ev的目标值。在一些实施例中，导电层112wf被配置为将栅电极功函数增加0.1ev至0.2ev范围内的目标值。在一些实施例中，栅极结构100gs不包括导电层112wf，并且栅电极112ge等效于导电层112gc。
26.铁电层112fe包括一种或多种铁电材料，并且因此被配置为包括电偶极子，其具有响应于电场112e可控制的取向，如下所述，偶极子取向可用于存储逻辑高电平和逻辑低电平。在各种实施例中，一种或多种铁电材料包括锆钛酸铅(pzt)、氧化铪(hfo2)、氧化锆锆(hzo)或其他合适的铁电材料。
27.沟道层112c包括n型半导体金属氧化物材料，诸如igzo、氧化锌或另一种合适的高电子迁移率材料。源极接触件112s和漏极接触件112d中的每个均位于沟道层112c的下方并与之相邻，并包含一种或多种导电材料。
28.在一些实施例中，存储器单元112位于半导体器件的互连结构中(例如，制程后端(beol)结构)，导电层112gc、源极接触件112s或漏极接触件112d中的一个或多个包括与互连结构相对应的一个或多个导电部段。
29.源极接触件112s因此被配置为在操作中从源极端子st接收电压vbx(图1a中所示的电压vb1
‑
vbn中的一个)，并且漏极接触件112d因此被配置为接收来自漏极端子dt的电压vsx(图1a所示的电压vs1
‑
vsn中的一个)。因此，源极接触件112s和漏极接触件112d被配置为响应于电压vbx和vsx而偏置沟道112c，从而部分地建立电场112e。
30.通过以上讨论的配置，响应于在栅极端子gt处接收到的电压vwx、在源极端子st处接收到的电压vbx以及在漏极端子dt处接收到的电压vsx，存储器单元112能够在铁电层112fe中建立具有图1b所示的取向的电场112e。存储器单元112因此被配置为进一步能够用作具有阈值电压电平的晶体管，该阈值电压电平表示基于第一和第二写入操作存储的逻辑电平，如下所述。
31.在第一写入操作中，具有正极性的电压vwx以及具有地电压电平的电压vbx和vsx中的每个建立电场112e，以使得铁电层112fe中的电偶极子具第一取向，第一取向包括集中在栅电极112ge附近的负电荷和集中在沟道112c附近的正电荷。
32.在第二写入操作中，具有负极性的电压vwx以及具有地电压电平的电压vbx和vsx中的每个建立电场112e，以使得铁电层112fe中的电偶极子具有第二取向，第二取向包括集中在栅电极112ge附近的正电荷和集中在沟道112c附近的负电荷。
33.在相应的写入操作之后，第一和第二偶极子方向中的每个都被保持，从而在随后的晶体管操作中，具有图1b中所示的方向电场112e通过第一偶极子取向的正电荷集中被辅助并且通过第二偶极子取向的负电荷集中被相反。因此，在晶体管操作中，存储器单元112的阈值电压通过第一写入操作而减小，并且通过第二写入操作而增大，使得不同的阈值电压对应于所存储的逻辑电平，如下面关于图3a和图3b所讨论的。
34.在一些实施例中，第一写入操作对应于将存储器单元112编程为逻辑低或“0”电平，并且第二写入操作对应于将存储器单元112编程为逻辑高或“1”电平。
35.图2a和图2b描绘了根据一些实施例的存储器电路100的操作参数。图2a是第一写入操作的非限制性示例，并且图2b是第二写入操作的非限制性示例。在一些实施例中，第一
和第二写入操作统称为非对称写入操作。图2a和图2b包括在x轴上绘制的时间和在y轴上绘制的电压。
36.在图2a所示的第一写入操作示例中，在时间t1和时间t2之间控制电路140被如下配置，以控制电压vwx具有电压电平v1，电压vbx和vsx中的每个具有0伏(v)的电压电平，在一些实施例中也称为地电压电平。在图2b所示的第二写入操作示例中，在时间t1和时间t2之间控制电路140控制电压vwx具有电压电平v2，电压vbx和vsx中的每个具有电压电平0v。电压电平v1具有正极性和第一幅度m1，并且电压电平v2具有负极性和大于第一幅度m1的第二幅度m2。
37.在一些实施例中，第一幅度m1具有小于3v的值，例如，范围从1.5v至3v的值。在一些实施例中，第一幅度m1具有范围从2v至2.5v的值。如上面所讨论的以及下面相对于图3a和图3b所进一步讨论的，第一幅度m1的减小值对应于减小的存储器单元112的阈值电压，从而对应于增大的存储器窗口，该效应由铁电层112fe的固有特性限制。
38.在一些实施例中，第二幅度m2具有大于3v的值，例如，在3v至5.5v范围内的值。在一些实施例中，第二幅度m2具有范围从3.5v至5v的值。如上面所讨论的以及下面相对于图3a和图3b所进一步讨论的，第二幅度m2的增加值对应于增加的存储器单元112的阈值电压，从而对应于增加的存储器窗口，该效应也由铁电层112fe的固有特性限制。
39.在一些实施例中，第一幅度m1具有等于第二幅度m2的值的大约一半的值。
40.通过被配置为执行栅极电压vgx具有正极性和第一幅度m1的第一写入操作以及栅极电压vgx具有负极性和第二幅度m2的第二写入操作，与其中使用具有相反极性和相等幅度的栅极电压来编程包括高电子迁移率沟道材料的feram单元的方法相比，存储器电路100能够基于阈值电压差实现更高的阈值电压和增加的存储器窗口，如下面相对于图3a和图3b进一步讨论的。
41.在各种实施例中，在图2a中描绘的第一写入操作或图2a中描绘的第二写入操作的一个或两个中，电压vwx、vbx或vsx中的一个或多个在时间t1之前和/或在时间t2之后具有电压电平0v。在各种实施例中，在图2a中描绘的第一写入操作或图2a中描绘的第二写入操作的一个或两个中，栅极端子gt、源极端子st或漏极端子dt中的一个或多个浮置，使得相应的电压vwx、vbx或vsx在时间t1之前和/或时间t2之后是不确定的。
42.在图2a和图2b所示的实施例中，第一写入操作和第二写入操作中的每个具有从时间t1到时间t2的相同持续时间，在该时间期间电压vwx具有电压电平v1或v2中的对应一个，并且电压vbx和vsx中的每个具有0v的电压电平。在各种实施例中，第一写入操作的持续时间大于或小于第二写入操作的持续时间。在一些实施例中，第一写入操作的持续时间随着第一幅度m1的值的增加而增加和/或第二写入操作的持续时间随着第二幅度m2的值的增加而增加。在一些实施例中，第一写入操作的持续时间随着第一幅度m1的值的减小而增加和/或第二写入操作的持续时间随着第二幅度m2的值的减小而增加。
43.图3a和图3b描绘了根据一些实施例的存储器单元112的操作参数。图3a是存储器单元112编程的逻辑电平和阈值电压之间的关系的非限制性示例，图3b是电场112e与铁电层112fe的所得栅极电荷密度112d之间的关系的非限制性示例。
44.图3a示出了在x轴上绘制的栅极电压vgx和在y轴上对数绘制的沟道电流id。曲线l1对应于由于第一写入操作而被编程为逻辑低电平的存储器单元112，曲线l2对应于由于
第二写入操作而被编程为逻辑高电平的存储器单元112。
45.曲线l1和l2中的每个都基于源极端子st处接收的电压vbx与漏极端子dt2处接收的电压vsx之间的电压差来描绘栅极电压vgx与沟道电流id之间的关系。在一些实施例中，电压差被称为漏极
‑
源极电压。在一些实施例中，电压差具有在25毫伏(mv)至100mv范围内的值。在一些实施例中，电压差的值在40mv至60mv的范围内。
46.电流水平idth描绘了基于低于电流水平idth的沟道电流id的值而将存储器单元112视为关闭的第一区域，和基于沟道电流id的值在电流值idth处或高于电流值idth而将存储器单元112视为开启的第二区域，电流电平idth因此对应于存储器单元112的阈值电压。在一些实施例中，电流电平idth的值在1纳安(na)至1微安(μa)的范围内。在一些实施例中，电流电平idth具有在10na至100na范围内的值。
47.沿着曲线l1的电流id具有电流电平idth的点对应于阈值电压电平vth1，并且沿着曲线l2的电流id具有电流电平idth的点对应于阈值电压电平vth2。阈值电压电平vth1由此是基于由于第一写入操作而被编程为逻辑低电平的存储器单元112，并且阈值电压电平vth2由此是基于由于第二写入操作而被编程至逻辑高电平的存储器单元112。在图3a中，阈值电压电平vth1小于阈值电压电平vth2。
48.因此，可以基于阈值电压电平vth1和vth2之间的差来检测存储器单元112的编程状态，在一些实施例中称为存储器窗口。在一些实施例中，阈值电压电平vth1小于阈值电压电平vth2大于0.3v的量。在一些实施例中，阈值电压电平vth1小于阈值电压电平vth2大于0.5v的量，例如，从0.5v至1v范围内的量。在一些实施例中，阈值电压电平vth1比阈值电压电平vth2小0.7v至0.9v范围内的量。
49.基于存储器电路100的第一和第二写入操作的阈值电压电平vth1和vth2之间的差大于其中使用具有相反极性和相等幅值的栅极电压来编程包括高电子迁移率沟道材料的feram单元的方法中的电压阈值电平差(例如阈值电压电平差小于0.5v，例如0.3v或更小)。在读取操作中，与这样的方法相比，较大的阈值电压电平差因此允许存储器电路100更可靠地确定存储器单元112的编程逻辑电平。
50.图3b示出了在x轴上绘制的电场值e和在y轴上绘制的电荷密度值d。零电场值e0将左侧的负电场值e与右侧的正电场值e分开，零电荷密度值d0将下方的负电荷密度值d与上方的正电荷密度值d分开。
51.电场112e的范围从最低的负电场值e到最高的正电场值e，栅极电荷密度112d的范围从最低的负电荷密度值d到最高的正电荷密度值d(未标记)。基于与由右指向箭头指示的正向偏置和由左指向箭头指示的反向偏置相对应的偶极子方向的变化，电场112e和栅极电荷密度112d中的每个而表现出磁滞效应。
52.基于存储器电路100的第一和第二写入操作，与使用具有相反极性和相等幅度的栅极电压编程包括高电子迁移率沟道材料的feram单元的方法相比，栅极电荷密度112d的电荷密度值包括更大比例的负电荷密度值d。因此，与使用功函数调整大于0.5ev(例如，大约1ev)的其他方法相比，如上所述，存储器电路100能够包括具有小于0.5ev(例如0.1ev至0.2ev)的栅电极功函数调整的存储器单元112。
53.如图1a所示，字线驱动器120是电子电路，其被配置为基于从控制电路140在控制信号总线ctrlb上或从存储器电路100外部的一个或多个电路(未示出)接收的控制信号
ctrl中的一个或多个，在对应的字线wl1
‑
wlm上生成字线电压vw1
‑
vwm。字线驱动器120被配置为将每个字线电压vw1
‑
vwm(在图1b
‑
图3a中表示为vwx)驱动到第一写入操作中的电压电平v1、第二写入操作中的电压电平v2、以及适合于在给定存储器单元112上执行读取和/或其他操作的一个或多个电压电平，例如阈值电压电平和/或地电压电平。
54.r/w接口130是电子电路，其被配置为基于从控制电路140在控制信号总线ctrlb上或从存储器电路100外部的一个或多个电路(未示出)接收的控制信号ctrl中的一个或多个，在对应的选择线sl1
‑
sln上生成选择线电压vs1
‑
vsn和在相应的位线bl1
‑
bln上生成位线电压vb1
‑
vbn的。r/w接口130被配置为以以上关于字线电压vw0
‑
vw5所讨论的方式将每个选择线电压vs1
‑
vsn(在图1b
‑
图3a中表示为vsx)和每个位线电压vb1
‑
vbn(在图1b
‑
图3a中表示为vbx)驱动到第一和第二写入操作中的地电压电平0v和适合于在给定存储器单元112上执行读取和/或其他操作的一个或多个电压电平。
55.r/w接口130包括一个或多个感测放大器132，并因此被配置为基于在选择线sl1
‑
sln或位线bl1
‑
bln中的一个或组合上接收的一个或多个信号而执行一个或多个读取操作(例如，测量一个或多个电流、电压或电压差)，其中检测所选存储器单元112的编程逻辑高或逻辑低电平。
56.在一些实施例中，一个或多个感测放大器132被配置为基于小于第二阈值电压电平(例如，阈值电压电平vth2)至少0.5伏的第一阈值电压电平(例如，阈值电压电平vth1)来确定所选存储器单元112的编程状态。在一些实施例中，一个或多个感测放大器132被配置为基于与一个或多个字线电压vwx的值(例如，阈值电压电平vth1或vth2，和/或阈值电压电平vth1和vth2之间的字线电压vwx的值)相对应的一个或多个电流(例如，沟道电流id)来确定所选存储器单元112的编程状态。
57.根据在下面讨论的实施例，控制电路140是被配置为通过在控制信号总线ctrlb上生成一个或多个控制信号ctrl并由字线驱动器120和r/w接口130接收的一个或多个控制信号ctrl，来控制存储器电路100的操作的电子电路。在各种实施例中，控制电路140包括硬件处理器142和非暂时性计算机可读取存储介质144。除其他之外，存储介质144被编码(即存储)计算机程序代码(即一组可执行指令代码)。由硬件处理器142执行的指令(至少部分地)表示存储器电路操作工具，该存储器电路操作工具实现例如下面关于图4讨论的方法400的部分或全部(下文中，所述过程和/或方法)。
58.处理器142经由总线(细节未示出)电耦合至计算机可读取存储介质144、i/o接口和网络。网络接口连接到网络(未示出)，使得处理器142和计算机可读取存储介质144能够经由网络连接到外部元件。处理器142被配置为执行在计算机可读取存储介质144中编码的计算机程序代码，以使控制电路140和存储器电路100可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，处理器142是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
59.在一个或多个实施例中，计算机可读取存储介质144是电的、磁的、光的、电磁的、红外的和/或半导体系统(或器件或器件)。例如，计算机可读取存储介质144包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、静态ram(sram)、动态ram(dram)、只读取存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读取存储介质144包括光盘只读取存储器(cd
‑
rom)、光盘读取/写入光盘(cd
‑
r/w)和/
或数字视频光盘(dvd)。
60.在一个或多个实施例中，存储介质144存储计算机程序代码，该计算机程序代码被配置为使控制电路140生成控制信号，以便可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，存储介质144还存储有助于执行所述过程和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质144存储一个或多个数据集(例如，多个数据模式)下面针对所提到的处理和/或方法进行讨论。
61.图4是根据一些实施例的将数据写入存储器单元的方法400的流程图。方法400可与存储器电路一起使用，例如，包括以上参照图1a
‑
图3b讨论的存储器单元112的实例的存储器电路100。
62.在图4中描述了方法400的操作的顺序。图4仅用于说明，方法400的操作能够以与图4所示的顺序不同的顺序执行。在一些实施例中，除了图4中描绘的那些操作之外，还进行其他操作。在图4中描绘的操作之前、之间、期间和/或之后执行图4所示以外的操作。在一些实施例中，方法400的操作是操作ic(例如，处理器、逻辑电路、存储器或信号处理电路等)的方法的子集。在一些实施例中，方法400的操作是执行存储器阵列测试的方法的子集。
63.在一些实施例中，操作410
‑
440中的一个或多个部分地由处理器(例如，以上关于图1a
‑
图3b讨论的处理器142)执行。
64.在操作410处，在一些实施例中，感测放大器被用于基于存储器单元的阈值电压来执行第一读取操作。在各种实施例中，使用感测放大器包括一个或多个测量或者基于从存储器单元接收的一个或多个电压和/或一个或多个电流执行比较。在一些实施例中，使用感测放大器执行第一读取操作包括使用以上关于图1a
‑
图3b所讨论的一个或多个感测放大器132。在一些实施例中，基于存储器单元的阈值电压执行第一读取操作包括在以上关于图1a
‑
图3b讨论的存储器单元112上执行第一读取操作。
65.基于存储器单元的阈值电压执行第一读取操作包括阈值电压，该阈值电压具有通过执行操作420中的一些或全部而编程的第一阈值电压电平或通过执行操作43中的一些或全部而编程的第二阈值电压电平中的一个，每个步骤在下面进行讨论。
66.在一些实施例中，基于存储器单元的阈值电压执行第一读取操作包括阈值电压，该阈值电压具有相差大于0.5v的两个阈值电压电平中的一个，例如，以上关于存储器电路100和图1a
‑
图3b所讨论的阈值电压电平vth1和vth2。
67.在操作420处，通过向栅极结构的铁电层施加栅极电压，并向包括高电子迁移率材料(例如金属氧化物，诸如igzo)的沟道层施加地电压电平，来对存储器单元执行第一写入操作，栅极电压具有正极性和第一幅度。
68.在一些实施例中，在存储器单元上执行第一写入操作包括在存储器单元112上执行第一写入操作，该存储器单元112包括以上参照图1a
‑
图3b讨论的铁电层112fe和沟道层112c。
69.在一些实施例中，将沟道层在铁电层附近并且在第一和第二s/d结构之间定位，并且将地电压电平施加到沟道层包括将地电压电平施加到第一和第二s/d结构中的每个。在一些实施例中，将地电压电平施加到第一和第二s/d结构的每个包括将地电压电平施加到以上关于图1a
‑
图3b讨论的源极接触112s和漏极接触112d中的每个。
70.在一些实施例中，执行第一写入操作包括设置存储器单元的阈值电压。在一些实
施例中，设置存储器单元的阈值电压包括将存储器单元112的阈值电压设置为以上参考图1a
‑
图3b讨论的阈值电压电平vth1。
71.在一些实施例中，执行第一写入操作包括将存储器单元的阈值电压移位大于0.5v，例如，将存储器单元的阈值电压电平减小大于0.5v。第一写入操作包括将存储器单元112的阈值电压从阈值电压电平vth2移位到以上参考图1a
‑
图3b讨论的阈值电压电平vth1。
72.在第一写入操作中将栅极电压施加到铁电层包括施加具有第一栅极电压持续时间的栅极电压。在一些实施例中，第一栅极电压持续时间与下面关于操作430讨论的第二栅极电压持续时间相同。在一些实施例中，施加具有第一栅极电压持续时间的栅极电压包括从以上关于图2a和图2b讨论的时间t1到时间t2施加字线电压vwx。
73.在一些实施例中，在第一写入操作中将栅极电压施加到铁电层包括具有小于3v的值的第一幅度，例如，具有在2v至2.5v范围内的值。
74.在一些实施例中，在第一写入操作中将栅极电压施加到铁电层包括施加具有包括第一幅度m1的电压电平v1的字线电压vwx，以及施加具有地电压电平0的电压vbx和vsx中的每个(上面关于图1a
‑
图3b讨论的)。
75.在一些实施例中，在第一写入操作中向铁电层施加栅极电压包括使用包括导电层的栅电极，该导电层被配置为以小于0.5ev的目标值提高栅电极功函数。在一些实施例中，在第一写入操作中将栅极电压施加到铁电层包括使用以上参考图1a
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图3b讨论的包括导电层112wf的栅电极112ge。
76.在一些实施例中，执行第一写入操作是执行本文讨论的操作410或440中的一个的一些或全部的部分。
77.在操作430处，通过将栅极电压施加到铁电层并且将地电压电平施加到沟道层来对存储器单元执行第二写入操作，栅极电压具有负极性并且大于第一幅度的第二幅度。在一些实施例中，将栅极电压施加到铁电层包括包括pzt的铁电层。
78.在一些实施例中，在存储器单元上执行第二写入操作包括在存储器单元112上执行第二写入操作，存储器单元112包括以上参照图1a
‑
图3b讨论的铁电层112fe和沟道层112c。
79.在一些实施例中，将沟道层在铁电层附近并且在第一和第二s/d结构之间定位，并且将地电压电平施加到沟道层包括将地电压电平施加到第一和第二s/d结构中的每个。在一些实施例中，将地电压电平施加到第一和第二s/d结构的每个包括将地电压电平施加到以上关于图1a
‑
图3b讨论的源极接触件112s和漏极接触件112d中的每个。
80.在一些实施例中，执行第二写入操作包括设置存储器单元的阈值电压。在一些实施例中，设置存储器单元的阈值电压包括将存储器单元112的阈值电压设置为以上参考图1a
‑
图3b讨论的阈值电压电平vth2。
81.在一些实施例中，执行第二写入操作包括将存储器单元的阈值电压移位大于0.5v，例如，将存储器单元的阈值电压电平增加大于0.5v。第二写入操作包括以上参考图1a
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图3b讨论的将存储器单元112的阈值电压从阈值电压电平vth1移位到阈值电压电平vth2。
82.在第二写入操作中将栅极电压施加到铁电层包括施加具有第二栅极电压持续时间的栅极电压。在一些实施例中，第二栅极电压持续时间与上文关于操作420所讨论的第一
栅极电压持续时间相同。在一些实施例中，施加具有第二栅极电压持续时间的栅极电压包括以上关于图2a和图2b所讨论的从时间t1到时间t2施加字线电压vwx。
83.在一些实施例中，在第二写入操作中向铁电层施加栅极电压包括具有大于3v的值的第二幅度，例如，具有在3.5v至5v范围内的值。在第二写入操作中向铁电层施加栅极电压包括第二幅度，该第二幅度的值是在第一写入操作中施加的栅极电压的第一幅度的值的两倍。
84.在一些实施例中，在第二写入操作中向铁电层施加栅极电压包括施加具有包括第二幅度m2的电压电平v2的字线电压vwx，以及施加具有地电压电平0的电压vbx和vsx中的每个(上面关于图1a
‑
图3b讨论的)。
85.在一些实施例中，在第二写入操作中将栅极电压施加到铁电层包括使用包括导电层的栅电极，该导电层被配置为以小于0.5ev的目标值提高栅极功函数。在一些实施例中，在第二写入操作中将栅极电压施加到铁电层包括以是关于图1a
‑
图3b讨论的使用包括导电层112wf的栅电极112ge。
86.在一些实施例中，执行第二写入操作是执行本文讨论的操作410或440中的一个的一些或全部的部分。
87.在操作440，在一些实施例中，感测放大器用于基于存储器单元的阈值电压执行第二读取操作。以以上关于在操作410中执行第一读取操作所讨论的方式来执行第二读取操作，并且不重复其详细描述。
88.通过执行方法400的一些或全部操作，使用其中栅极电压具有正极性和第一幅度的第一写入操作以及其中栅极电压具有负极性和大于第一幅度的第二幅度的第二写入操作来对包括诸如igzo的高电子迁移率沟道材料的feram单元进行编程，从而实现了上面关于存储器电路100和存储器单元112所讨论的益处。
89.在一些实施例中，一种存储器电路包括：包括多个存储器单元的存储阵列，多个存储器单元中的每个存储器单元包括：栅极结构，其包括铁电层；以及沟道层，其与栅极结构相邻，沟道层包括：金属氧化物材料；以及驱动器电路，被配置为向多个存储器单元中的存储器单元的栅极结构输出栅极电压。栅极电压在第一写入操作中具有正极性和第一幅度，在第二写入操作中具有负极性和第二幅度，并且驱动器电路被配置为控制第二幅度大于第一幅度。在一些实施例中，多个存储器单元中的每个存储器单元的沟道层位于存储器单元的源极接触件和漏极接触件之间，并且存储器电路被配置为在第一写入操作和第二写入操作中的每个期间将地电压电平施加到源极和漏极接触件中的每个。第一和第二写入操作中的每个。在一些实施例中，多个存储器单元中的每个存储器单元的沟道层的金属氧化物材料包括铟镓锌氧化物(igzo)。在一些实施例中，第一幅度具有在2伏至2.5伏范围内的值。在一些实施例中，第二幅度具有在3.5伏至5伏范围内的值。在一些实施例中，第一幅度的值约为第二幅度的值的一半。在一些实施例中，多个存储器单元中的每个存储器单元的栅极结构包括n型功函数层，n型功函数层被配置为以小于0.5电子伏的方式调整功函数。在一些实施例中，多个存储器单元中的存储器单元被配置为具有响应于第一写入操作的第一阈值电压电平和响应于第二写入操作的第二阈值电压电平，并且第一阈值电压电平比第二阈值电压电平小至少0.5伏。在一些实施例中，存储器电路包括感测放大器，该感测放大器被配置为基于第一阈值电压电平比第二阈值电压电平小至少0.5伏来确定多个存储器单元中的存
储器单元的编程状态。
90.在一些实施例中，一种将数据写入存储器单元的方法包括：通过将栅极电压施加到栅极结构的铁电层并且将地电压电平施加到包括金属氧化物材料的沟道层来对存储器单元执行第一写入操作，栅极电压具有正极性和第一幅度；以及通过将栅极电压施加到铁电层并且将地电压电平施加到沟道层来对存储器单元执行第二写入操作，栅极电压具有负极性和大于第一幅度的第二幅度。在一些实施例中，被施加地电压电平的沟道层包括金属氧化物材料，金属氧化物材料包括铟镓锌氧化物(igzo)。在一些实施例中，沟道层位于铁电层附近并且在源极和漏极接触之间，并且在第一写入操作和第二写入操作的每个中将地电压电平施加到沟道层包括将地电压电平施加到源极接触件和漏极接触件中的每个。在一些实施例中，执行第一写入操作或执行第二写入操作中的至少一个包括将存储器单元的阈值电压移位大于0.5伏。在一些实施例中，该方法包括基于存储器单元的阈值电压使用感测放大器来执行读取操作。在一些实施例中，在第一写入操作中向铁电层施加栅极电压包括正极性和第一幅度具有栅极电压持续时间，并且在第二写入操作中向铁电层施加栅极电压包括负极性和第二幅度具有栅极电压持续时间。在一些实施例中，在第一写入操作中将栅极电压施加到铁电层包括第一幅度具有从2伏到2.5伏范围内的值，并且在第二写入操作中将栅极电压施加到铁电层包括第二幅度具有从3.5伏到5伏范围内的值。在一些实施例中，在第一写入操作中将栅极电压施加到铁电层包括第一幅度具有第一值，并且在第二写入操作中将栅极电压施加到铁电层包括第二幅度具有第二值，第二值等于第一值或第二值近似等于第一值的两倍。
91.在一些实施例中，存储器电路包括控制电路，多个存储器单元，多个存储器单元中的每个存储器单元包括耦合至包括铁电层的栅极结构的栅极端子以及耦合至与栅极结构相邻的沟道层的源极和漏极端子，沟道层包括igzo，耦合到多个存储器单元的存储器单元的栅极端子的字线驱动器，以及耦合到多个存储器单元的存储器单元的源极和漏极端子的r/w接口。控制电路被配置为：通过使得r/w接口使源极端子和漏极端子中的每个接地，并且字线驱动器向具有正极性和第一幅度的栅极端子输出栅极电压，来执行第一写入操作，以及通过使得r/w接口使源极端子和漏极端子中的每个接地，并且字线驱动器向具有负极性和大于第一幅度的第二幅度的栅极端子输出栅极电压，来执行第二写入操作。在一些实施例中，控制电路被配置为将第一幅度控制为小于三伏，并且将第二幅度控制为大于三伏。在一些实施例中，栅极电压被配置为使得多个存储器单元中的所选存储器单元具有响应于第一写入操作的第一阈值电压电平和响应于第二写入操作的第二阈值电压电平，以及第一阈值电压电平比第二阈值电压电平小至少0.5伏。
92.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。