用于锁存器复位逻辑的设备、系统及方法与流程

本发明大体上涉及半导体装置，且特定来说，涉及用于锁存器复位逻辑的设备、系统及方法。

背景技术：

本发明大体上涉及半导体装置，例如半导体存储器装置。半导体存储器装置可包含用以存储信息的数个存储器单元。所存储信息可被编码为二进制数据，并且每一存储器单元可存储所述信息的单个位。存储器阵列可经组织成数个存储体。在存储器操作期间，一或多个存储体可被激活，且信息可例如从被激活的存储体的存储器单元读取或写入到被激活的存储体的存储器单元。为节省空间、电力等，存储器的某些组件可由多个存储体共享。

技术实现要素：

一方面，本发明提供一种设备，其包括：第一存储器存储体；第二存储器存储体；局部锁存器电路，其经配置以响应于在有效电平下的第一时钟信号或第二时钟信号来保持与所述第一存储器存储体或所述第二存储器存储体相关联的存储数据，并且经配置以响应于在有效电平下的组合复位信号来复位所述存储数据；及复位逻辑电路，其经配置以接收与所述第一存储器存储体相关联的第一复位信号、与所述第二存储器存储体相关联的第二复位信号且基于所述第一复位信号及所述第二复位信号提供所述组合复位信号，其中所述复位信号从有效电平改变为无效电平与所述第一时钟信号或所述第二时钟信号从无效电平改变为有效电平重合。

另一方面，本发明进一步提供一种设备，其包括：第一存储器存储体，其经配置以响应于第一行有效命令而处于第一行有效状态，并且响应于第一列有效命令而处于第一列有效状态；第二存储器存储体，其经配置以响应于第二行有效命令而处于第二行有效状态，并且响应于第二列有效命令而处于第二列有效状态；复位逻辑电路，其经配置以基于所述第一行有效命令、所述第一列有效命令、所述第二行有效命令及所述第二列有效命令中的每一者提供组合复位信号；及局部锁存器电路，其经配置以锁存所述第一存储器存储体的第一数据及所述第二存储器存储体的第二数据中的每一者并且响应于所述复位信号而被复位。

另一方面，本发明进一步提供一种设备，其包括：多个局部锁存器，其中所述多个局部锁存器包含耦合到第一存储器存储体及第二存储器存储体的共享锁存器，且其中所述共享锁存器经配置以响应于在有效电平下的第一时钟信号或第二时钟信号来锁存数据，并且经配置以基于在有效电平下的组合复位信号来复位；及复位逻辑，其经配置以响应于所述第一时钟信号而存储与所述第一存储器存储体相关联的第一行有效信号，且响应于所述第二时钟信号而存储与所述第二存储器存储体相关联的第二行有效信号，其中所述复位逻辑经配置以在所述第一行有效信号或所述第二行有效信号中另一者不存储在有效电平下时响应于所述第一行有效信号或所述第二行有效信号的下降沿而提供在有效电平下的所述组合复位信号。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是根据本发明的一些实施例的包含共享局部锁存器的存储器的框图。

图3是根据本发明的一些实施例的具有共享局部锁存器的存储器的框图。

图4是根据本发明的一些实施例的具有共享写入锁存器及共享读取锁存器的存储器的框图。

图5是根据本发明的一些实施例的具有共享锁存器及非共享锁存器的存储器的框图。

图6是根据本发明的一些实施例的复位逻辑及局部锁存器的示意图。

图7是根据本发明的一些实施例的复位逻辑及局部锁存器的示意图。

图8是根据本发明的一些实施例的复位逻辑及复位锁存器的实例操作的时序图。

具体实施方式

某些实施例的以下描述本质上仅是示范性的，且绝不希望限制本发明的范围或其应用或使用。在本系统及方法的实施例的以下详细描述中，参考形成其一部分的附图，并且附图通过可在其中实践描述系统及方法的说明性特定实施例的方式来展示。足够详细地描述这些实施例以使得所属领域的技术人员能够实践当前揭示的系统及方法，并且应理解，可利用其它实施例并且可在不背离本发明的精神及范围的情况下进行结构及逻辑改变。此外，出于清楚的目的，在某些特征对于所属领域的技术人员来说是显而易见时将不对所述特征的详细描述进行论述，以便于不使本发明的实施例的描述模糊。因此，以下详细描述不应以限制意义来理解，并且本发明的范围仅由所附权利要求书界定。

存储器装置可包含具有数个存储器单元的存储器阵列，数个存储器单元各自定位在字线(行)及数字线(列)的相交点处。在例如读取或写入操作的存取操作期间，行可被激活，并且可从沿被激活的行的存储器单元读取数据或将数据写入到所述存储器单元。可将存储器单元组织为存储体。在执行存取操作时，可将其引导到特定存储体，并且可激活指定存储体中的一或多个行，并且可沿数字线提供(或接收)数据。数字线可耦合到局部锁存器，其可从全局数据总线接收(或提供)数据。时钟信号可致使局部锁存器锁存来自全局总线(或来自存储器存储体)的数据，且复位信号可致使局部锁存器在不再需要所存储值时复位。时钟信号及复位信号可特定于存储体中的一者(例如，用于第一存储体的第一复位信号，用于第二存储体的第二复位信号等)。

为改进存储器的性能(例如，降低功耗、减小空间等)，可在一对存储体之间共享局部锁存器。因此，锁存器可能需要响应于针对两个存储体的时钟信号及复位信号。两个复位信号可由复位逻辑电路接收，所述复位逻辑电路可提供组合复位信号。如果两个复位信号迅速改变状态(例如，如果在第一信号去激活后不久第二信号激活)，那么复位逻辑可‘跳过’组合复位信号的激活。举例来说，如果组合复位信号存储在复位逻辑中，那么输入的快速改变可导致亚稳态。即使两个复位信号迅速改变状态，也可能希望确保正确地提供组合复位信号。

本发明涉及用于锁存器复位逻辑的设备、系统及方法。复位逻辑可接收与第一存储体相关联的第一复位信号及第一时钟信号，以及与第二存储体相关联的第二复位信号及第二时钟信号。复位逻辑可提供组合复位信号，使得组合复位信号的下降沿可与第一或第二时钟信号的上升沿重合。以此方式，共享锁存器无法同时接收有效时钟信号及有效复位信号，这可引起局部锁存器中的不合意行为。举例来说，复位逻辑可具有基于第一时钟信号锁存第一复位信号的第一触发器电路(ff电路)及基于第二时钟信号锁存第二复位信号的第二ff电路。可基于存储在第一ff电路及第二ff电路中的值来提供组合复位信号。

图1是根据本发明的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的dram装置。

半导体装置100包含存储器阵列118。存储器阵列118被展示为包含多个存储器存储体。在图1的实施例中，存储器阵列118被展示为包含八个存储器存储体bank0到bank7。更多或更少存储体可包含在其它实施例的存储器阵列118中。每一存储器存储体包含多个字线wl、多个位线bl及布置在多个字线wl及多个位线bl的相交点处的多个存储器单元mc。字线wl的选择由行解码器108执行，且位线bl的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器存储体的相应行解码器，且列解码器110包含用于每一存储器存储体的相应列解码器。位线bl耦合到相应感测放大器(samp)。来自位线bl的读取数据由感测放大器samp放大，并通过互补本地数据线(liot/b)、转移门(tg)及耦合到错误校正码(ecc)控制电路120的互补主数据线(miot/b)转移到读取/写入放大器。相反地，从ecc控制电路120输出的写入数据通过互补主数据线miot/b、转移门tg及互补本地数据线liot/b转移到感测放大器samp，并且写入耦合到位线bl的存储器单元mc。

为管理各种存储器操作的时序，存储器阵列118的存储体中的每一者可与一组局部锁存器121相关联。局部锁存器121可存储与存储器存储体相关联的数据，并且可将所述存储数据耦合到全局数据总线，所述全局数据总线将局部锁存器121耦合到io电路122(且耦合到dq垫)。举例来说，io电路122可在dq垫处接收数据，并且沿全局数据总线将其提供到局部锁存器121，局部锁存器121然后可将数据提供到相关联存储体。局部锁存器121可接收致使其锁存沿全局数据总线的数据的时钟信号。在一些实施例中，时钟信号可与特定操作(例如，写入信号、读取信号)相关联，并且可特定于特定存储体(例如，第一时钟与第一存储体相关联，第二时钟与第二存储体相关联)。因此，局部锁存器可响应于与所述锁存器所关联的存储体相关联的时钟信号。类似地，在不再需要局部锁存器121中的数据时，复位信号可致使锁存器返回中性状态。复位信号还可与特定操作及/或存储体相关联，并且某些局部锁存器可响应于复位信号中的特定者。在一些实施例中，复位信号可为由存储器针对各种操作使用的信号，例如用以关闭字线的预充电信号pre。

时钟及复位信号可表示作为存取操作的部分由存储器使用的一或多个信号的波形。在一些实施例中，复位信号可为用以激活选定存储器存储体中的一者中的行的信号的波形的部分。举例来说，复位信号可为例如act或ras的行激活命令的下降沿(例如，从有效状态到无效状态的转变)。在一些实施例中，时钟信号可为用以激活数字线因此可从所述数字线读出数据或沿其写入数据的列有效命令。举例来说，时钟信号可为读取信号rd或写入信号wt。在其它实例中可使用其它信号及其它波形。

局部锁存器121中的一些可为共享局部锁存器，其与一个以上存储体相关联。这些局部锁存器121可经激活以存储与共享锁存器所相关联的存储体中的任一者相关联的数据。因此，共享的局部锁存器可响应于与所述局部锁存器所关联的存储体中的任一者相关联的信号(例如，时钟信号及复位信号)。举例来说，如果在第一存储器与第二存储体之间共享特定局部锁存器121，那么共享局部锁存器可响应于第一时钟信号及第二时钟信号两者。一或多个复位逻辑电路可接收与由共享锁存器共享的存储体相关联的复位信号，并且可将组合复位信号提供到共享锁存器。在本文中更详细论述复位逻辑以及复位逻辑的操作及组合复位信号。

半导体装置100可采用多个外部端子，其包含：命令及地址(c/a)端子，其耦合到命令及地址总线以接收命令及地址及cs信号；时钟端子，其用以接收时钟ck及/ck；数据端子dq，其以提供数据；及电力供应端子，其用以接收电力供应电势vdd、vss、vddq及vssq。

时钟端子供应有提供到输入电路112的外部时钟ck及/ck。外部时钟可为互补的。输入电路112基于ck及/ck时钟产生内部时钟iclk。将iclk时钟提供到命令解码器106及内部时钟产生器114。内部时钟产生器114基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于各种内部电路的时序操作。内部数据时钟lclk被提供到输入/输出电路122以对包含在输入/输出电路122中的电路的操作计时，例如提供到数据接收器以对写入数据的接收计时。

c/a端子可供应有存储器地址。经由命令/地址输入电路102将供应到c/a端子的存储器地址转移到地址解码器104。地址解码器104接收所述地址，并将经解码行地址xadd供应到行解码器108，并且将经解码列地址yadd供应到列解码器110。地址解码器104还可供应经解码存储体地址badd，其可指示含有经解码行地址xadd及列地址yadd的存储器阵列118的存储体。c/a端子可供应有命令。命令的实例包含用于控制各种操作的时序的时序命令，用于存取存储器的存取命令，例如用于执行读取操作的读取命令及用于执行写入操作的写入命令，以及其它命令及操作。存取命令可与一或多个行地址xadd、列地址yadd及存储体地址badd相关联以指示将存取的存储器单元。

命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含对内部命令信号进行解码以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器106可提供用于选择字线的行命令信号及用于选择位线的列命令信号。

装置100可接收作为读取命令的存取命令。在读取命令被接收并且存储体地址、行地址及列地址被及时地供应有读取命令时，从存储器阵列118中对应于行地址及列地址的存储器单元读取读取数据。读取命令由命令解码器106接收，命令解码器106提供内部命令，使得来自存储器阵列118的读取数据被提供到ecc控制电路120。读取命令还可致使与读取数据相关联的一或多个奇偶校验位沿miot/b被提供到ecc控制电路120。ecc控制电路120可使用奇偶校验位来确定读取数据是否包含任何错误，并且如果检测到任何错误，那么可对其进行校正以产生经校正读取数据。经校正读取数据存储在与由存储体地址指示的存储体相关联的局部锁存器121中。然后，局部锁存器121可沿全局数据总线向io电路122提供经校正读取数据。经校正读取数据经由输入/输出电路122从数据端子dq输出到装置100的外部。在一些实施例中，可省略ecc电路120，并且可将读取数据直接提供到局部锁存器121(例如，没有奇偶校验位)。

装置100可接收作为写入命令的存取命令。在写入命令被接收且存储体地址、行地址及列地址被及时地供应有写入命令时，且写入数据通过dq端子供应到ecc控制电路120。写入数据沿全局数据总线提供并保存在与由存储体地址指示的存储体相关联的局部锁存器121中。存储在局部锁存器121中的写入数据被写入到存储器阵列118中对应于行地址及列地址的的存储器单元。所述写入命令由命令解码器106接收，命令解码器106提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。还可向外部时钟端子提供写入时钟，以用于对由输入/输出电路122的数据接收器接收写入数据进行计时。写入数据经由局部锁存器121供应到ecc控制电路120。ecc控制电路120可基于写入数据产生数个奇偶校验位，并且写入数据及奇偶校验位可被提供到存储器阵列118以写入到存储器单元mc中。在一些实施例中，可省略ecc控制电路120，并且局部锁存器121中的数据可被提供到存储体。

任选ecc控制电路120可用以确保从特定群组的存储器单元读取的数据到写入所述群组的存储器单元的数据的保真度。装置100可包含数个不同ecc控制电路120，其中的每一者负责存储器阵列118的存储器单元mc的不同部分。举例来说，针对存储器阵列118的每一存储体可存在一或多个ecc控制电路120。

每一ecc控制电路120可(从io电路122或存储器阵列118)接收一定数目个数据位，并且可使用基于所述数目个数据位的数个奇偶校验位来校正数据位中的潜在错误。举例来说，作为写入操作的部分，ecc控制电路120可从io电路122接收128位的数据，并且可基于所述128个数据位产生8个奇偶校验位。128个数据位及8个奇偶校验位(例如，总共136个位)可被写入存储器阵列118。作为实例读取操作的部分，ecc控制电路120可从存储器单元阵列118接收128个数据位及8个奇偶校验位。ecc控制电路120可使用8个奇偶校验位来确定128个读取数据位中是否存在任何错误，并且如果发现错误，那么可对其进行校正。举例来说，ecc控制电路120可能够基于8个奇偶校验位来定位及校正128个数据位中的多达一个错误。尽管可参考使用8个奇偶校验位在128个数据位中发现一个错误的ecc电路来论述各种实施例，但应理解，这些仅是出于解释目的，并且在其它实例实施例中可使用其它数目个数据位、错误位及奇偶校验位。

装置100还可接收命令以致使其实行一或多个刷新操作作为自刷新模式的部分。在一些实施例中，可从外部向存储装置100发出自刷新模式命令。在一些实施例中，可由装置的组件周期性地产生自刷新模式命令。在一些实施例中，在外部信号指示自刷新进入命令时，刷新信号aref也可被激活。刷新信号aref可为在命令解码器106接收指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号aref可在命令输入之后立即被激活一次，且此后可以期望内部时序被周期性地激活。刷新信号aref可用以控制刷新操作在自刷新模式期间的时序。因此，刷新操作可自动继续。自刷新退出命令可致使刷新信号aref的自动激活停止并返回到idle状态。刷新信号aref被供应到刷新控制电路116。刷新控制电路116将刷新行地址rxadd供应到行解码器108，其可刷新由刷新行地址rxadd指示的一或多个字线wl。

电力供应端子被供应有电力供应电势vdd及vss。电力供应电势vdd及vss被供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电力供应端子的电力供应端子vdd及vss产生各种内部电势vpp、vod、vary、vperi及类似者。内部电势vpp主要用在行解码器108中，内部电势vod及vary主要用在包含在存储器阵列118中的感测放大器samp中，且内部电势vperi用在许多外围电路块中。

电力供应端子也被供应电力供应电势vddq及vssq。电力供应电势vddq及vssq被提供到输入/输出电路122。在本发明的实施例中，供应到电力供应端子的电力供应电势vddq及vssq可为与供应到电力供应端子的电力供应电势vdd及vss相同的电势。在本发明的另一实施例中，供应到电力供应端子的电力供应电势vddq及vssq可为与供应到电力供应端子的电力供应电势vdd及vss不同的电势。供应到电力供应端子的电力供应电势vddq及vssq被用于输入/输出电路122，使得由输入/输出电路122产生的电力供应噪声不会传播到其它电路块。

图2是根据本发明的一些实施例的包含共享局部锁存器的存储器的框图。存储器200可为例如图1的存储器装置100的存储器的视图，其突出局部锁存器及复位逻辑的操作。存储器200可为简化视图，并且存储器200的各种组件为清楚起见可被组合及/或简化。举例来说，c/a电路202可包含存储器组件，例如c/a输入电路(例如，图1的102)、行解码器及列解码器(例如，图1的108及110)及/或命令解码器(例如，图1的106)。

存储器200包含第一存储器存储体(存储体0)210、第二存储器存储体(存储体1)212、第三存储器存储体(存储体2)214及第四存储器存储体(存储体3)216。存储器存储体210到216中的每一者包含布置在相应行及列的相交点处的数个存储器单元。第一存储体210及第二存储体212共享一组局部锁存器208，且第三存储体214及第四存储体216共享一组局部锁存器209。为清楚起见，在所述一组局部锁存器208及209中的每一者中仅详细展示单个锁存器，然而所述一组局部锁存器208及209中的每一者可包含多个此类锁存器。

局部锁存器208具有耦合到全局dq总线的第一输入/输出端子(标记为d/q)。全局dq总线又耦合到dq端子201(且耦合到图2中未展示的输入/输出电路)。局部锁存器208具有耦合到存储器存储体210及212的第二输入/输出端子(标记为q/d)。两个输入/输出端子被展示为表示数据可基于操作在不同方向上流过锁存器。举例来说，如果局部锁存器208被用作写入操作的部分，那么可沿全局dq总线提供数据，第一i/o端子d/q可为输入端子，且第二i/o端子q/d可为将所存储位提供到存储体210/212的输出端子。如果局部锁存器208被用作读取操作的部分，那么数据可来自存储体210/212中的一者，并且第二i/o端子q/d可充当输入，而第一i/o端子d/q充当到全局dq总线的输出端子。

c/a电路202可向局部锁存器208及209提供各种信号。举例来说，c/a电路202可提供第一、第二、第三及第四复位信号rst0到rst4，其中的每一者可与四个存储器存储体210到216中的相应者相关联。类似地，c/a电路202可提供时钟信号clk0到clk4，其中的每一者可与四个存储器存储体210到216中的相应者相关联。时钟信号clk0到clk4可表示用以指示正在对相关联存储体210到216执行存取操作的任何信号。举例来说，时钟信号clk0到clk4可为列有效命令，例如读取信号rd0到rd4或写入信号wt0到wt4。可响应于指示存储体210到216中的一者的存储体地址及所接收存取命令，由c/a电路202提供复位信号及时钟信号。举例来说，如果连同指示第一存储体210的存储体地址一起接收读取命令，那么可提供信号clk0及rst0。

第一时钟信号clk0及第二时钟信号clk1被提供到第一局部锁存器208的时钟端子clk。响应于第一时钟信号clk0或第二时钟信号clk1的激活，第一局部锁存器208可锁存某一值(例如，来自全局dq总线或第一/第二存储体210/212，这取决于局部锁存器是用于写入操作还是读取操作)。第三时钟信号clk2及第四时钟信号clk3被提供到第二局部锁存器209的时钟端子clk。第二局部锁存器209可锁存值(例如，来自全局dq总线或第三/第四存储体214/216，这取决于局部锁存器是用于写入操作还是读取操作)。在耦合到局部锁存器208的时钟端子clk的时钟信号有效(例如，处于高逻辑电平)时，局部锁存器208可将所述值存储在锁存器208的输入端子d上。

c/a电路202还可提供复位信号rst0到rst3，其中的每一者与存储体210到216中的相应者相关联。复位信号可指示特定存取操作已经结束，并且不再需要局部锁存器208/209中的值。举例来说，预充电信号pre可用作复位信号。举例来说，例如行有效命令(例如，例如act或ras的激活信号)的存取信号的下降沿可被用作复位信号。第一复位信号rst0及第二复位信号rst1由第一复位逻辑电路204接收，第一复位逻辑电路204基于两个复位信号rst0及rst1提供第一组合复位信号rst01。第一复位逻辑204还接收时钟信号clk0及clk1，并使用这些信号来时控组合复位信号rst01。组合复位信号rst01被提供到局部锁存器208的复位端子rst。在组合复位信号rst01有效(例如，处于高逻辑电平)时，锁存器208可复位为中性状态。每当第一复位信号rst0或第二复位信号rst1有效时，复位逻辑电路204可提供组合复位信号rst01的激活。复位逻辑电路204可提供组合复位信号rst01，使得组合复位信号rst01的每一下降沿与时钟信号clk0或clk1中的一者的上升沿大约同时发生。在一些实施例中，组合复位信号rst01的下降沿可与时钟信号clk0或clk1中的一者的上升沿重合。第二复位逻辑电路205可以类似于复位逻辑电路204的方式起作用，区别仅在于复位逻辑电路205基于复位信号rst2及rst3以及时钟信号clk2及clk3提供第二组合复位信号rst23。

图3是根据本发明的一些实施例的具有共享的局部锁存器的存储器的框图。在一些实施例中，存储器300可包含在图2的存储器200及/或图1的存储器装置100中。存储器300可表示在其之间共享局部锁存器308的一对存储器存储体310及312的更详细视图。为简洁起见，先前关于图2的存储器200及/或图1的存储器装置100描述的特征及操作将不再关于图3重复。

局部锁存器308包含数个个别共享锁存器330(此处标记为0到n)，其中的每一者耦合到第一存储体310及第二存储体312。在一些实施例中，局部锁存器330的数目可基于沿全局数据总线传输的位的数目。个别共享锁存器330中的每一者共同耦合到组合复位信号rst01、第一时钟信号clk0及第二时钟信号clk1。在一些实施例中，局部锁存器中的每一者可通过时钟逻辑(未展示)耦合到两个时钟信号clk0及clk1。举例来说，第一及第二时钟信号可耦合到or门的输入，所述or门可将组合时钟信号clk01共同提供到锁存器330中的每一者。

图4是根据本发明的一些实施例的具有共享写入锁存器及共享读取锁存器的存储器的框图。在一些实施例中，图4的存储器400可分别包含在图1到3的存储器100、200及/或300中。为简洁起见，先前关于图3的存储器300、图2的存储器200及/或图1的存储器装置100描述的特征及操作将不再关于图4重复。图4的存储器400展示局部锁存器408中的一组写入锁存器432及一组读取锁存器434。

存储器400具有用作对第一存储器存储体410及第二存储器存储体412的写入操作的部分的一组共享写入锁存器432，及用作对第一存储器存储体410及第二存储器存储体412的读取操作的部分的一组共享读取锁存器434。c/a电路402可提供分别与对第一存储器存储体410及第二存储器存储体412的写入操作相关联的第一写入时钟wt0及第二写入时钟wt1。c/a电路402还可提供分别与第一及第二存储体410/412中的读取操作相关联的读取时钟rd0及rd1。

复位逻辑404可具有写入复位逻辑406，其基于两个复位信号rst0及rst1以及两个写入时钟wt0及wt1提供组合写入复位信号rst01_wt。复位逻辑404包含读取复位逻辑407，其基于两个复位信号rst0及rst1以及两个读取时钟rd0及rd1提供组合读取复位信号rst01_rd。写入锁存器432可共同接收组合写入复位信号rst01_wt及写入时钟wt0及wt1。读取锁存器434可共同接收组合读取复位信号rst01_rd及读取时钟rd01及rd1。

写入锁存器432可响应于写入时钟wt0或wt1中的任一者的激活来存储来自全局dq总线的数据。存储在写入锁存器432中的数据可被提供到存储体410或存储体412，并且被写入经激活存储体的存储器单元。基于第一复位信号rst0或第二复位信号rst1的激活，写入复位逻辑406可提供组合写入复位信号rst01_wt的激活。写入复位信号rst01_wt的下降沿可与写入时钟信号wt0或wt1中的一者的上升沿大约同时发生。组合写入复位信号rst01_wt的激活可致使写入锁存器432复位为中性状态(例如，以丢弃当前所存储数据)。

读取锁存器434可响应于读取时钟rd0或rd1中的一者的激活而存储来自存储体410或存储体412的数据。然后，可沿全局dq总线将存储在读取锁存器中的数据读出到dq端子401，并从存储器400提供所述数据。基于第一复位信号rst0或第二复位信号rst1的激活，读取复位逻辑407可提供组合读取复位信号rst01_rd的激活。读取复位信号rst01_rd的下降沿可能与读取时钟rd0或rd1中的一者的上升沿大约同时发生。组合读取复位信号rst01_rd的激活可致使读取锁存器434复位到中性状态。

图5是根据本发明的一些实施例的具有共享锁存器及非共享锁存器的存储器的框图。在一些实施例中，图5的存储器500可分别包含在图1到4的存储器100、200、300及/或400中。为简洁起见，先前关于图4的存储器400、图3的存储器300、图2的存储器200及/或图1的存储器装置100描述的特征及操作将不再关于图5重复。图5的存储器500展示一组局部锁存器508，其包含在两个存储体510及512之间共享的共享锁存器532及不在所述存储体之间共享的局部锁存器534。在一些实施例中，局部锁存器508可表示读取锁存器(例如，图4的434)或写入锁存器(例如，图4的432)。

复位逻辑504包含共享复位逻辑506及存储体特定复位逻辑507。共享复位逻辑506可以与图3的复位逻辑304大体上相似的方式起作用。共享复位逻辑506在两个复位信号rst0或rst1中的任一者有效时提供组合复位信号rst01，其中时序部分地基于时钟信号clk0及clk1。存储体特定复位逻辑507可提供复位信号rst1，其可具有受时钟信号clk1影响的时序。在一些实施例中，可省略存储体特定复位逻辑507，并且可将复位信号rst1直接从c/a电路502传递到局部锁存器534。在一些实施例中，在使用行有效信号的波形的情况下，存储体特定复位逻辑507可接收行有效信号，并且可基于行有效信号来产生复位信号rst1。

共享锁存器532耦合到时钟信号clk0及clk1以及组合复位信号rst01。在此实例中与第二存储体512相关联的非共享锁存器534耦合到时钟信号clk1及复位信号rst1。在时钟clk0或clk1有效时，共享局部锁存器532可存储数据(例如，来自存储体510/512中的一者或全局dq总线)，并且可基于组合复位信号rst01来复位。非共享锁存器534可响应于时钟clk1的激活而存储数据(例如，来自第二存储体512或全局数据总线)，并且可基于复位信号rst1来复位。

在一些实施例中，一组局部锁存器508可包含共享及非共享局部锁存器的各种混合。虽然仅展示单个实例共享锁存器532及非共享锁存器534，但局部锁存器508可包含任何数目个共享及非共享锁存器。类似地，虽然非共享锁存器534耦合到第二存储体512，但局部锁存器508可包含耦合到第一存储体510的锁存器、耦合到第二存储体512的锁存器或耦合到每一存储体的锁存器的混合。举例来说，局部锁存器508可包含共享的读取锁存器，而非用于第一存储体510及第二存储体512的单独写入锁存器(或共享写入锁存器而非共享读取锁存器)。

图6是根据本发明的一些实施例的复位逻辑及局部锁存器的示意图。在一些实施例中，复位逻辑602可包含在图2的复位逻辑204/205、图3的304、图4的404及/或图5的504中。类似地，在一些实施例中，局部锁存器608可包含在图2的局部锁存器208/209、图3的308、图4的408及/或图5的508中。特定来说，图6的复位逻辑602可表示写入复位逻辑(例如，图4的406)且局部锁存器608可为写入局部锁存器(例如，图4的432)。应理解，其它类型的复位逻辑及共享锁存器(例如读取复位逻辑及锁存器)可大体上类似于逻辑602及锁存器608。在一些实施例中，不同类型的复位逻辑及锁存器可通过其耦合到的时钟信号来区分。举例来说，虽然复位逻辑602耦合到分别与第一存储器存储体及第二存储器存储体相关联的写入时钟wt_k0及wt_k1，但读取逻辑可类似于复位逻辑602，但替代地耦合到读取信号rd_k0及rd_k1。

复位逻辑602包含第一触发器(ff)电路640及第二ff电路642。第一ff电路640具有耦合第一行有效命令ras_k0及第一写入时钟wt_k0(例如，列有效命令)的输入，这两者都与第一存储体中的操作相关联。信号ras_k0处于有效电平可与第一存储体(例如，存储体0)中的存取操作相关联。信号ras_k0下降到无效电平可指示存取操作已经结束。因此，ras_k0的下降沿可充当复位信号(例如，ras_k0的下降沿可类似于图1到5的rst0的激活)。第二ff电路642可耦合到第二行有效命令ras_k1及第二写入时钟wt_k1(例如，列存取信号)，这两者都与第二存储体中的操作相关联。ras_k1的下降沿可充当第二复位信号。在一些实施例中，第一ff电路640及第二ff电路642可大体上彼此类似。在一些实施例中，第一ff电路640及第二ff电路642可在结构上等同，但耦合到不同输入。

第一ff电路640提供第一反相复位信号rstf_k0，且第二ff电路642提供第二反相复位信号rstf_k1。在不提供复位信号时，反相复位信号rstf_k0及rstf_k1通常可有效。例如nor门644的逻辑门基于两个反相复位信号rstf_k0及rstf_k1提供组合复位信号rst_k01(例如，类似于图1到5的rst01)。在ff电路640及642中的一者的两个输入都变为有效时，输出信号可变为有效，直到第一输入变为无效。举例来说，在第一ff电路640以有效电平接收ras_k0及wt_k0时，输出rstf_k0可切换到有效电平。只要ras_k0处于有效电平，信号rstf_k0就可保持在有效电平。在信号ras_k0下降到无效电平时，信号rstf_k0也可下降到无效电平以指示应将复位信号提供到局部锁存器608。

逻辑门644可为nor门，其在反相信号rstf_k0及rstf_k1两者都是无效(例如，低逻辑电平)时提供有效电平(例如，高逻辑电平)下的总组合复位信号rst_k01。因此，在时钟信号wt_k0或wt_k1中的一者变为有效时，相关联反相复位信号(rstf_k0或rstf_k1)可变为有效，这又可致使组合信号rst_k01变为无效。

局部锁存器608被展示为包含时钟逻辑，其在所述实例中是or门650。or门650接收两个时钟信号wt_k0及wt_k1，并提供组合时钟信号wt_k01。在第一时钟信号wt_k0或第二时钟信号wt_k1有效时，组合时钟信号wt_k01可为有效的。组合时钟信号wt_k01被提供到共享锁存器652的时钟端子clk。共享锁存器652的复位端子rst耦合到组合复位信号rst_k01。锁存器652的数据端子d耦合到第一信号a，其可为全局数据总线的部分。锁存器652的输出端子q耦合到信号b，其可被提供到耦合到共享锁存器652的两个存储体。

图7是根据本发明的一些实施例的复位逻辑及局部锁存器的示意图。在一些实施例中，复位逻辑702可包含在图2的复位逻辑204/205、图3的304、图4的404、图5的504及/或图6的602中。类似地，在一些实施例中，局部锁存器708可包含在图2的局部锁存器208/209、图3的308、图4的408、图5的508及/或图6的608中。复位逻辑702及局部锁存器708可为图6的复位逻辑602及图6的局部锁存器608的实施方案。为简洁起见，已关于图6描述的细节及操作将不再关于图7重复。

复位逻辑702包含第一触发器电路(例如，图6的640)，其包含第一nand门741、第二nand门743及反相器745。第一nand门具有耦合到ras_k0的第一输入端子及耦合到rstf_k0的第二输入端子。第二nand门743具有耦合到第一nand门741的输出的第一输入端子及通过反相器电路745耦合到wt_k0的第二输入端子。第二nand门743的输出是信号rstf_k0。第二触发器电路可大体上相似，具有nand门747及748以及反相器749。

锁存器752包含第一、第二及第三反相器761到763及nand门764。第二反相器762具有耦合到锁存器752的输入d的输入端子。第二反相器还具有通过第一反相器761耦合到时钟端子ck的第一电力端子及耦合到锁存器752的时钟端子ck的第二电力端子。第二反相器762的输出被提供到耦合到第三反相器763的输入的节点，第三反相器763具有被提供到锁存器752的输出端子q的输出。输出端子q也耦合到“nand”门764的输入中的一者。nand门764的另一输入端子可为反相输入，其耦合到锁存器752的复位端子rst。nand门764的输出耦合到第二反相器762与第三反相器763之间的节点。

图8是根据本发明的一些实施例的复位逻辑及复位锁存器的实例操作的时序图。在一些实施例中，时序图800可表示图2的复位逻辑204/205、图3的304、图4的404，图5的504、图6的602及/或图7的702的操作。特定来说，所述时序图可使用图6及7的信号名称。

时序图800的不同段展示可由复位逻辑使用的信号，以及输入数据a及输出数据b以及组合时钟信号wt_k01。除数据a及b之外，信号被表示为理想化的二进制信号，其具有低逻辑电平(例如，无效状态)及高逻辑电平(例如，有效状态)。

在初始时间t0，第二写入时钟wt_k1上升到有效电平。信号ras_k1可能已经在初始时间t0之前的时间处上升到有效电平，并且可在时间t0处保持在有效电平。由于信号ras_k1及wt_k1都处于有效电平，因此第一触发器电路(例如，图6的640)可切换为提供处于有效电平的信号rstf_k1。在初始时间t0，与第一存储体相关联的信号(ras_k0及wt_k0)都可能无效，因此信号rstf_k0也可能无效。因此，在初始时间t0，由于rstf_k0无效，但rstf_k01有效，因此组合的复位信号rst_k01可从有效切换为无效。由于时钟信号(wt_k1)中的一者有效，因此组合时钟信号wt_k01可能在时间t0处变为有效，这可能致使局部锁存器锁存信号a的值，并将所述锁存值提供为信号b。由于时序图800的实例用于写入操作，因此局部锁存器可从全局dq总线接收信息a，并将其作为信号b提供到有效存储体(其在t1处是第二存储体)。

在时间t0之后(但在第一时间t1之前)的某个时刻，信号ras_k1可能从有效状态下降到无效状态。ras_k1从有效状态到无效的转变可充当复位信号(例如，rst1的激活)。这可致使信号rstf_k1也下降到无效状态，这又致使组合复位信号rst_k01上升到有效电平。这可致使局部锁存器复位，从而丢失信号a的先前保存的值。在时间t0及t1之间，信号ras_k0可上升为有效电平，但由于时钟wt_k0直到时间t1才激活，因此在时间t1之前ras_k0的变化不会影响信号rstf_k0的值。

在时间t1，时钟信号wt_k0变为有效。由于信号ras_k0已经有效，因此这可致使反相复位信号rstf_k0变为有效。由于反相复位信号中的一者有效，因此组合复位信号可能变为无效。由于时钟中的一者有效(wt_k0)，因此组合时钟wt_k01可变为有效。因此，局部锁存器可锁存信号a的新值并提供新的存储值作为信号b。在此情况下，由于时钟信号wt_k0与第一存储体(例如，存储体0)相关联，因此局部锁存器可将值提供到第一存储体。

在第二时间t2，信号ras_k0可下降到无效电平。ras_k0的下降沿可充当复位信号(例如，rst0)的激活。ras_k0的下降沿可致使反相复位信号rstf_k0下降到无效电平。由于在t2处，反相复位信号rstf_k0及rstf_k1两者都无效，因此复位信号rst_k01可变为有效。信号rstf_k0变为有效可致使局部锁存器复位。

在第三时间t3，时钟信号wt_k1可变为有效。由于信号ras_k1在时间t3有效，因此信号rstf_k1可上升到有效电平。信号rstf_k1为有效又可致使组合复位信号rst_k01再次变为无效。以此方式，即使t2及t3之间的时间相对较短，也适当地提供rst_k01的激活，并且所述激活在时钟wt_k1在t3激活时结束。

当然，应了解，本文描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或者在根据本系统、装置及方法的单独装置或装置部分当中分离及/或执行。

最后，以上论述希望仅是对本系统的说明，并且不应被解释为将所附权利要求书限制为任何特定实施例或一组实施例。因此，尽管已经参考示范性实施例对本系统进行详细描述，但也应了解，在不背离如随后在权利要求书中阐述的本系统的更广泛及预期精神及范围的情况下，所属领域的一般技术人员可设计出众多修改及替代实施例。因此，说明书及图式应以说明性方式来看并且不希望限制所附权利要求书的范围。