[相关申请案]
本申请案享有以日本专利申请案2020-17855号(申请日：2020年2月5日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本实施方式涉及一种半导体存储装置。
背景技术：
已知有具备位线及源极线、以及串联连接在它们之间的第1选择晶体管、存储单元及第2选择晶体管的半导体存储装置。
技术实现要素：
实施方式提供一种读出动作中的电流最大值较小的半导体存储装置。
一实施方式的半导体存储装置具备位线及源极线。另外，该半导体存储装置具备第1存储单元、连接于第1存储单元与位线之间的第1选择晶体管、及连接于第1存储单元与源极线之间的第2选择晶体管。另外，该半导体存储装置具备第2存储单元、连接于第2存储单元与位线之间的第3选择晶体管、及连接于第2存储单元与源极线之间的第4选择晶体管。另外，该半导体存储装置具备电连接于第1存储单元及第2存储单元的第1配线、连接于第1选择晶体管的栅极电极的第2配线、连接于第2选择晶体管的栅极电极的第3配线、连接于第3选择晶体管的栅极电极的第4配线、以及连接于第4选择晶体管的栅极电极的第5配线。另外，针对第1存储单元的读出动作中，在第1时点，第1配线、第2配线及第3配线的电压大于第4配线及第5配线的电压，在第1时点之后的第2时点，第1配线的电压小于第1时点时的第1配线的电压，第2配线及第3配线的电压大于第4配线及第5配线的电压，在第2时点之后的第3时点，第4配线及第5配线的电压大于第2时点时的第4配线及第5配线的电压，在第3时点之后的第4时点，第1配线的电压小于第1时点时的第1配线的电压，第2配线及第3配线的电压大于第4配线的电压。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
图2是表示第1实施方式的存储器系统10的构成例的示意性侧视图。
图3是表示第1实施方式的存储器系统10的构成例的示意性俯视图。
图4是表示第1实施方式的存储器晶粒md的构成的示意性框图。
图5是表示第1实施方式的存储器晶粒md的局部构成的示意性电路图。
图6a是表示第1实施方式的存储器晶粒md的局部构成的示意性电路图。
图6b是表示第1实施方式的存储器晶粒md的局部构成的示意性电路图。
图6c是表示第1实施方式的存储器晶粒md的局部构成的示意性电路图。
图7a是表示第1实施方式的存储器晶粒md的局部构成的示意性电路图。
图7b是表示第1实施方式的存储器晶粒md的局部构成的示意性电路图。
图8是第1实施方式的存储器晶粒md的示意性俯视图。
图9是沿a-a'线将图8所示的构造切断并沿箭头方向观察的示意性剖视图。
图10a是图8的b所示的部分的示意性放大图。
图10b是图10a所示的各区域的示意性放大图。
图11是沿c-c'线将图10b所示的构造切断并沿箭头方向观察的示意性剖视图。
图12是存储器晶粒md的示意性剖视图。
图13是图11的d所示的部分的示意性放大图。
图14是用来对存储单元mc的阈值电压进行说明的示意图。
图15a是用来对第1实施方式的读出动作进行说明的示意性波形图。
图15b是用来对第1实施方式的读出动作进行说明的示意性波形图。
图15c是用来对第1实施方式的读出动作进行说明的示意性波形图。
图16a是用来对第1实施方式的读出动作进行说明的示意性剖视图。
图16b是用来对第1实施方式的读出动作进行说明的示意性剖视图。
图16c是用来对第1实施方式的读出动作进行说明的示意性剖视图。
图16d是用来对第1实施方式的读出动作进行说明的示意性剖视图。
图17是用来对写入序列进行说明的示意性流程图。
图18是用来对编程动作进行说明的示意性剖视图。
图19是用来对验证动作进行说明的示意性波形图。
图20是用来对验证动作进行说明的示意性剖视图。
图21是用来对第1比较例的读出动作进行说明的示意性波形图。
图22是用来对第2比较例进行说明的示意性波形图。
图23是用来对第2实施方式的读出动作进行说明的示意性波形图。
图24是存储器晶粒md2的示意性剖视图。
图25是存储器晶粒md3的示意性剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过是一例，并非意图限定本发明。另外，以下的附图是示意图，为了方便说明，有时会省略一部分构成等。另外，对于多个实施方式所共通的部分，标注相同符号，有时省略说明。
另外，在本说明书中提到“半导体存储装置”的情况下，有时指存储器晶粒，有时指存储器芯片、存储卡、ssd(solidstatedrive，固态驱动器)等包含控制晶粒的存储器系统。进而，有时指智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中提到第1构成“电连接”于第2构成的情况下，第1构成可直接连接于第2构成，第1构成也可经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(off)状态，第1个晶体管也会“电连接”于第3个晶体管。
另外，在本说明书中提到第1构成“连接于”第2构成与第3构成“之间”的情况下，有时指第1构成、第2构成及第3构成串联连接且第1构成设置在第2构成及第3构成的电流路径上。
另外，在本说明书中提到电路等使2条配线等“导通”的情况下，有时指例如该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径上，且该晶体管等成为接通(on)状态。
另外，在本说明书中，将相对于衬底的上表面平行的指定方向称为x方向，将相对于衬底的上表面平行且与x方向垂直的方向称为y方向，将相对于衬底的上表面垂直的方向称为z方向。
另外，在本说明书中，有时将沿着指定的面的方向称为第1方向，将沿着该指定的面与第1方向交叉的方向称为第2方向，将与该指定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与x方向、y方向及z方向中的任一方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等表述是以衬底为基准。例如，将沿着所述z方向自衬底离开的朝向称为上，将沿着z方向接近衬底的朝向称为下。另外，在针对某一构成提到下表面或下端的情况下，指该构成的衬底侧的面或端部，在提到上表面或上端的情况下，指该构成的与衬底为相反侧的面或端部。另外，将与x方向或y方向交叉的面称为侧面等。
[第1实施方式]
[存储器系统10]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主机20发送的信号进行用户数据的读出、写入、抹除等。存储器系统10例如是能够对存储器芯片、存储卡、ssd或其它用户数据进行存储的系统。存储器系统10具备存储用户数据的多个存储器晶粒md、及连接于这多个存储器晶粒md及主机20的控制晶粒cd。控制晶粒cd例如具备处理器、ram(randomaccessmemory，随机存取存储器)等，进行逻辑地址与物理地址的转换、比特错误检测/订正、垃圾收集(压缩)、耗损平均等处理。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示本实施方式的存储器系统10的构成例的示意性俯视图。为了方便说明，在图2及图3中省略一部分构成。
如图2所示，本实施方式的存储器系统10具备安装衬底msb、积层在安装衬底msb上的多个存储器晶粒md、及积层在存储器晶粒md上的控制晶粒cd。在安装衬底msb的上表面中的y方向的端部区域设置着焊垫电极p，另外一部分区域经由粘合剂等连接于存储器晶粒md的下表面。在存储器晶粒md的上表面中的y方向的端部区域设置着焊垫电极p，其它区域经由粘合剂等连接于其它存储器晶粒md或控制晶粒cd的下表面。在控制晶粒cd的上表面中的y方向的端部区域设置着焊垫电极p。
如图3所示，安装衬底msb、多个存储器晶粒md、及控制晶粒cd分别具备在x方向上排列的多个焊垫电极p。设置在安装衬底msb、多个存储器晶粒md、及控制晶粒cd的多个焊垫电极p分别经由接合线b而相互连接。
[存储器晶粒md的电路构成]
图4是表示第1实施方式的存储器晶粒md的构成的示意性框图。图5、图6a、图6b、图6c、图7a及图7b是表示存储器晶粒md的局部构成的示意性电路图。
如图4所示，存储器晶粒md具备存储数据的存储单元阵列mca、及连接于存储单元阵列mca的外围电路pc。外围电路pc具备电压产生电路vg、行解码器rd、感测放大器模块sam、及定序器sqc。另外，外围电路pc具备高速缓冲存储器cm、地址寄存器adr、指令寄存器cmr、及状态寄存器str。另外，外围电路pc具备输入输出控制电路i/o、及逻辑电路ctr。
[存储单元阵列mca]
如图5所示，存储单元阵列mca具备多个存储器区块blk。这多个存储器区块blk分别具备多个串组件su。这多个串组件su分别具备多个存储器串ms。这多个存储器串ms的一端分别经由位线bl连接于外围电路pc。另外，这多个存储器串ms的另一端分别经由共通的源极线sl连接于外围电路pc。
存储器串ms具备串联连接在位线bl与源极线sl之间的漏极侧选择晶体管std、多个存储单元mc(存储器晶体管)、源极侧选择晶体管sts、及源极侧选择晶体管stsb。以下，有时将漏极侧选择晶体管std、源极侧选择晶体管sts、及源极侧选择晶体管stsb简称为选择晶体管(std、sts、stsb)。
存储单元mc是具备作为通道区域发挥功能的半导体层、包含电荷累积膜的栅极绝缘膜、及栅极电极的场效型晶体管。存储单元mc的阈值电压根据电荷累积膜中的电荷量发生变化。存储单元mc存储1比特或多比特的数据。此外，在与1个存储器串ms对应的多个存储单元mc的栅极电极分别连接着字线wl。这些字线wl分别共通地连接于1个存储器区块blk中的所有存储器串ms。
选择晶体管(std、sts、stsb)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效型晶体管。在选择晶体管(std、sts、stsb)的栅极电极分别连接着选择栅极线(sgd、sgs、sgsb)。漏极侧选择栅极线sgd与串组件su对应地设置，且共通地连接于1个串组件su中的所有存储器串ms。源极侧选择栅极线sgs共通地连接于多个串组件su中的所有存储器串ms。源极侧选择栅极线sgsb共通地连接于多个串组件su中的所有存储器串ms。
[电压产生电路vg]
电压产生电路vg(图4)例如像图5所示那样，连接于多条电压供给线31。电压产生电路vg例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及电荷泵电路32分别连接于被供给电源电压vcc及接地电压vss(图4)的电压供给线。这些电压供给线例如连接于参照图2、图3所说明的焊垫电极p。电压产生电路vg例如按照来自定序器sqc的控制信号，产生在对存储单元阵列mca进行读出动作、写入动作及抹除动作时要施加至位线bl、源极线sl、字线wl及选择栅极线(sgd、sgs、sgsb)的多个动作电压，并同时输出至多条电压供给线31。从电压供给线31输出的动作电压按照来自定序器sqc的控制信号适当进行调整。
电荷泵电路32例如像图6a所示那样，具备：电压输出电路32a，对电压供给线31输出电压vout；分压电路32b，连接于电压供给线31；及比较器32c，根据从分压电路32b输出的电压vout'与参照电压vref的大小关系对电压输出电路32a输出反馈信号fb。
电压输出电路32a如图6b所示，具备交替地连接于电压供给线31与电压供给线32a1之间的多个晶体管32a2a、32a2b。对电压供给线32a1供给电源电压vcc。串联连接的多个晶体管32a2a、32a2b的栅极电极连接于各漏极电极及电容器32a3。另外，电压输出电路32a具备：and电路32a4，输出时钟信号clk及反馈信号fb的逻辑和；电平位移器32a5a，将and电路32a4的输出信号升压并输出；及电平位移器32a5b，将and电路32a4的输出信号的反相信号升压并输出。电平位移器32a5a的输出信号经由电容器32a3连接于晶体管32a2a的栅极电极。电平位移器32a5b的输出信号经由电容器32a3连接于晶体管32a2b的栅极电极。
在反馈信号fb为“h”状态的情况下，从and电路32a4输出时钟信号clk。伴随于此，从电压供给线31向电压供给线32a1移送电子，从而电压供给线31的电压增大。另一方面，在反馈信号fb为“l”状态的情况下，不从and电路32a4输出时钟信号clk。因此，电压供给线31的电压不增大。
分压电路32b如图6a所示，具备：电阻元件32b2，连接于电压供给线31与分压端子32b1之间；及可变电阻元件32b4，串联连接在分压端子32b1与电压供给线32b3之间。对电压供给线32b3供给接地电压vss。可变电阻元件32b4的电阻值能够根据动作电压控制信号vctrl进行调整。因此，分压端子32b1的电压vout'的大小能够根据动作电压控制信号vctrl进行调整。
可变电阻元件32b4如图6c所示，具备并联连接在分压端子32b1与电压供给线32b3之间的多条电流路径32b5。这多条电流路径32b5分别具备串联连接的电阻元件32b6及晶体管32b7。设置在各电流路径32b5的电阻元件32b6的电阻值也可为互不相同的大小。对设置在各电流路径32b5的晶体管32b7的栅极电极，分别输入动作电压控制信号vctrl的不同比特。另外，可变电阻元件32b4也可具有不包含晶体管32b7的电流路径32b8。
比较器32c如图6a所示，输出反馈信号fb。反馈信号fb例如在分压端子32b1的电压vout'大于参照电压vref的情况下成为“l”状态。另外，反馈信号fb例如在电压vout'小于参照电压vref的情况下成为“h”状态。
[行解码器rd]
行解码器rd(图4)例如像图5所示那样，具备：地址解码器22，对地址数据add进行解码；以及区块选择电路23及电压选择电路24，根据地址解码器22的输出信号对存储单元阵列mca传输动作电压。
地址解码器22具备多条区块选择线blksel及多条电压选择线33。地址解码器22例如按照来自定序器sqc的控制信号，依次参照地址寄存器adr(图4)的行地址ra，对该行地址ra进行解码，将与行地址ra对应的指定的区块选择晶体管35及电压选择晶体管37设为接通状态，将除此以外的区块选择晶体管35及电压选择晶体管37设为断开状态。例如，将指定的区块选择线blksel及电压选择线33的电压设为“h”状态，将除此以外的电压设为“l”状态。此外，在使用p通道型晶体管而非n通道型晶体管的情况下，对这些配线施加相反的电压。
此外，图示的例子中，在地址解码器22中针对1个存储器区块blk各设置着1条区块选择线blksel。然而，该构成能够适当进行变更。例如，也可针对2个以上的存储器区块blk各具备1条区块选择线blksel。
区块选择电路23具备与存储器区块blk对应的多个区块选择部34。这多个区块选择部34分别具备与字线wl及选择栅极线(sgd、sgs、sgsb)对应的多个区块选择晶体管35。区块选择晶体管35例如为场效型耐压晶体管。区块选择晶体管35的漏极电极分别电连接于对应的字线wl或选择栅极线(sgd、sgs、sgsb)。源极电极分别经由配线cg及电压选择电路24电连接于电压供给线31。栅极电极共通地连接于对应的区块选择线blksel。
此外，区块选择电路23还具备未图示的多个晶体管。这多个晶体管是连接在选择栅极线(sgd、sgs、sgsb)及被供给接地电压vss的电压供给线之间的场效型耐压晶体管。这多个晶体管对非选择的存储器区块blk中包含的选择栅极线(sgd、sgs、sgsb)供给接地电压vss。此外，非选择的存储器区块blk中包含的多条字线wl成为浮动状态。
电压选择电路24具备与字线wl及选择栅极线(sgd、sgs、sgsb)对应的多个电压选择部36。这多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线cg及区块选择电路23电连接于对应的字线wl或选择栅极线(sgd、sgs、sgsb)。源极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
[感测放大器模块sam]
感测放大器模块sam(图4)例如像图7a所示那样，具备与多条位线bl对应的多个感测放大器组件sau0～sau15。感测放大器组件sau0～sau15分别具备：感测放大器sa，连接于位线bl；配线lbus，连接于感测放大器sa；锁存电路sdl、adl、bdl、cdl，连接于配线lbus；及预充电用充电晶体管55(图7b)，连接于配线lbus。感测放大器组件sau0～sau15内的配线lbus经由开关晶体管dsw连接于配线dbus。此外，在配线dbus连接着预充电用充电晶体管61。
感测放大器sa如图7b所示，具备感测晶体管41，该感测晶体管41根据位线bl中流通的电流释放配线lbus的电荷。感测晶体管41的源极电极连接于被供给接地电压vss的电压供给线。漏极电极经由开关晶体管42连接于配线lbus。栅极电极经由感测节点sen、放电晶体管43、节点com、箝位晶体管44及耐压晶体管45连接于位线bl。此外，感测节点sen经由电容器48连接于内部控制信号线clksa。
另外，感测放大器sa具备电压传输电路，该电压传输电路根据被锁存电路sdl锁存的数据，使节点com及感测节点sen与被供给电压vdd的电压供给线或被供给电压vsrc的电压供给线选择性地导通。该电压传输电路具备：节点n1；充电晶体管46，连接于节点n1与感测节点sen之间；充电晶体管49，连接于节点n1与节点com之间；充电晶体管47，连接于节点n1与被供给电压vdd的电压供给线之间；及放电晶体管50，连接于节点n1与被供给电压vsrc的电压供给线之间。此外，充电晶体管47及放电晶体管50的栅极电极共通地连接于锁存电路sdl的节点inv_s。
此外，感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体管46、充电晶体管49及放电晶体管50例如为增强型nmos(n-channelmetaloxidesemiconductor，n型金氧半导体)晶体管。耐压晶体管45例如为耗尽型nmos晶体管。充电晶体管47例如为pmos(p-channelmetaloxidesemiconductor，p型金氧半导体)晶体管。
另外，开关晶体管42的栅极电极连接于信号线stb。放电晶体管43的栅极电极连接于信号线xxl。箝位晶体管44的栅极电极连接于信号线blc。耐压晶体管45的栅极电极连接于信号线bls。充电晶体管46的栅极电极连接于信号线hll。充电晶体管49的栅极电极连接于信号线blx。这些信号线stb、xxl、blc、bls、hll、blx连接于定序器sqc。
锁存电路sdl具备：节点lat_s、inv_s；反相器51，具备连接于节点lat_s的输出端子及连接于节点inv_s的输入端子；反相器52，具备连接于节点lat_s的输入端子及连接于节点inv_s的输出端子；开关晶体管53，连接于节点lat_s及配线lbus；及开关晶体管54，连接于节点inv_s及配线lbus。开关晶体管53、54例如为nmos晶体管。开关晶体管53的栅极电极经由信号线stl连接于定序器sqc。开关晶体管54的栅极电极经由信号线sti连接于定序器sqc。
锁存电路adl、bdl、cdl与锁存电路sdl大致同样地构成。但是，如上所述，锁存电路sdl的节点inv_s与感测放大器sa中的充电晶体管47及放电晶体管50的栅极电极导通。就该方面来看，锁存电路adl、bdl、cdl与锁存电路sdl不同。
开关晶体管dsw例如为nmos晶体管。开关晶体管dsw连接于配线lbus与配线dbus之间。开关晶体管dsw的栅极电极经由信号线dbs(图7a)连接于定序器sqc。
此外，如图7a所例示那样，所述信号线stb、hll、xxl、blx、blc、bls分别在感测放大器模块sam中包含的所有感测放大器组件sau之间共通地连接。另外，所述被供给电压vdd的电压供给线及被供给电压vsrc的电压供给线分别在感测放大器模块sam中包含的所有感测放大器组件sau之间共通地连接。另外，锁存电路sdl的信号线sti及信号线stl分别在感测放大器模块sam中包含的所有感测放大器组件sau之间共通地连接。同样地，锁存电路adl、bdl、cdl中的与信号线sti及信号线stl对应的信号线ati、atl、bti、btl、cti、ctl分别在感测放大器模块sam中包含的所有感测放大器组件sau之间共通地连接。另一方面，所述信号线dbs分别与感测放大器模块sam中包含的所有感测放大器组件sau对应地设置了多条。
[高速缓冲存储器cm]
高速缓冲存储器cm(图4)例如像图7a所示那样，具备连接于配线dbus的配线l1、及连接于配线l1的锁存电路xdl0～xdl15。锁存电路xdl0～xdl15中包含的数据经由配线l1依次被传输给感测放大器模块sam或输入输出控制电路i/o。
配线l1经由开关晶体管62连接于配线dbus。开关晶体管62的栅极电极经由信号线sw2连接于定序器sqc。
锁存电路xdl0～xdl15具备：节点lat_x、inv_x；反相器71，具备连接于节点lat_x的输出端子及连接于节点inv_x的输入端子；反相器72，具备连接于节点lat_x的输入端子及连接于节点inv_x的输出端子；开关晶体管73，连接于节点lat_x及配线l1；及开关晶体管74，连接于节点inv_x及配线l1。开关晶体管73、74例如为nmos晶体管。开关晶体管73的栅极电极经由信号线xtl0～xtl15连接于定序器sqc。开关晶体管74的栅极电极经由信号线xti0～xti15连接于定序器sqc。
另外，在高速缓冲存储器cm连接着未图示的解码电路及开关电路。解码电路对保存在地址寄存器adr(图4)中的列地址ca进行解码。开关电路根据解码电路的输出信号，使对应于列地址ca的锁存电路与总线db(图4)导通。
[定序器sqc]
定序器sqc(图4)将保存在指令寄存器cmr中的指令数据cmd依次解码，并将内部控制信号输出至行解码器rd、感测放大器模块sam、及电压产生电路vg。另外，定序器sqc酌情将表示自身状态的状态数据输出至状态寄存器str。另外，定序器sqc产生就绪/忙碌信号，并将该信号输出至端子ry//by。此外，端子ry//by例如由参照图2、图3所说明的焊垫电极p实现。
[输入输出控制电路i/o]
输入输出控制电路i/o(图4)具备数据输入输出端子i/o0～i/o7、及连接于这些数据输入输出端子i/o0～i/o7的比较器等输入电路及ocd电路等输出电路。另外，输入输出电路i/o具备连接于这些输入电路及输出电路的移位寄存器、及缓冲电路。数据输入输出端子i/o0～i/o7例如由参照图2、图3所说明的焊垫电极p实现。经由数据输入输出端子i/o0～i/o7输入的数据根据来自逻辑电路ctr的内部控制信号被从缓冲电路输出至高速缓冲存储器cm、地址寄存器adr或指令寄存器cmr。另外，经由数据输入输出端子i/o0～i/o7输出的数据根据来自逻辑电路ctr的内部控制信号被从高速缓冲存储器cm或状态寄存器str输入至缓冲电路。
[逻辑电路ctr]
逻辑电路ctr(图4)经由外部控制端子/cen、cle、ale、/we、/re从控制晶粒cd接收外部控制信号，并根据该外部控制信号将内部控制信号输出至输入输出控制电路i/o。此外，外部控制端子/cen、cle、ale、/we、/re例如由参照图2、图3所说明的焊垫电极p实现。
外部控制端子/cen在选择存储器晶粒md时被用到。外部控制端子/cen被输入了“l”的存储器晶粒md的输入输出控制电路i/o经由数据输入输出端子i/o0～i/o7进行数据的输入输出。外部控制端子/cen被输入了“h”的存储器晶粒md的输入输出控制电路i/o不经由数据输入输出端子i/o0～i/o7进行数据的输入输出。
另外，外部控制端子cle在使用指令寄存器cmr时被用到。在外部控制端子cle被输入了“h”的情况下，经由数据输入输出端子i/o0～i/o7输入的数据作为指令数据cmd被存储到输入输出控制电路i/o内的缓冲存储器中，并被传输给指令寄存器cmr。
另外，外部控制端子ale在使用地址寄存器adr时被用到。在外部控制端子ale被输入了“h”的情况下，经由数据输入输出端子i/o0～i/o7输入的数据作为地址数据add被存储到输入输出控制电路i/o内的缓冲存储器中，并被传输给地址寄存器adr。
此外，在外部控制端子cle、ale两者被输入了“l”的情况下，经由数据输入输出端子i/o0～i/o7输入的数据作为用户数据dat被存储到输入输出控制电路i/o内的缓冲存储器中，并经由总线db传输给高速缓冲存储器cm。
另外，外部控制端子/we在经由数据输入输出端子i/o0～i/o7输入数据时被用到。经由数据输入输出端子i/o0～i/o7输入的数据在外部控制端子/we的电压上升(输入信号的切换)时点被取入到输入输出控制电路i/o内的移位寄存器内。
另外，外部控制端子/re在经由数据输入输出端子i/o0～i/o7输出数据时被用到。从数据输入输出端子i/o0～i/o7输出的数据在外部控制端子/re的电压上升(输入信号的切换)时点进行切换。
[存储器晶粒md的构造]
图8是存储器晶粒md的示意性俯视图。图9是将图8所示的构造沿a-a'线切断并沿箭头方向观察的示意性剖视图。图10a是图8的b所示的部分的示意性放大图。图10b是图10a所示的各区域的示意性放大图。图11是将图10b所示的构造沿c-c'线切断并沿箭头方向观察的示意性剖视图。图12是存储器晶粒md的示意性剖视图。图13是图11的d所示的部分的示意性放大图。
如图8所示，存储器晶粒md具备半导体衬底100。图示的例子中，在半导体衬底100设置着在x方向上排列的2个存储单元阵列区域mcar。在与存储单元阵列区域mcar在x方向上并列的位置，设置着第1接线区域hur1、比该第1接线区域hur1更远离存储单元阵列区域mcar的第2接线区域hur2、比该第2接线区域hur2更远离存储单元阵列区域mcar的行解码器区域rdr、以及比该行解码器区域rdr更远离存储单元阵列区域mcar的地址解码器区域addr。这些区域沿着存储单元阵列区域mcar的x方向的端部在y方向延伸。另外，在与存储单元阵列区域mcar在y方向上并列的位置，设置着阵列端区域mcaer、比该阵列端区域mcaer更远离存储单元阵列区域mcar的感测放大器模块区域samr、以及比该感测放大器模块区域samr更远离存储单元阵列区域mcar的高速缓冲存储器区域cr。这些区域沿着存储单元阵列区域mcar的y方向的端部在x方向延伸。另外，在与行解码器区域rdr在y方向上相邻且与感测放大器模块区域samr在x方向上相邻的位置，设置着驱动器区域drvr。另外，在半导体衬底100的y方向的端部，设置着在x方向延伸的外围电路区域pcr。此外，在以下的说明中，有时将行解码器区域rdr、地址解码器区域addr、感测放大器模块区域samr、高速缓冲存储器区域cr、驱动器区域drvr及外围电路区域pcr称为“外围区域pr”。
另外，如图9所示，存储器晶粒md具备：器件层dl，设置在半导体衬底100上；配线层m0，设置在器件层dl的上方；配线层m1，设置在配线层m0的上方；以及配线层m2，设置在配线层m1的上方。
[半导体衬底100的构造]
半导体衬底100例如为含有包含硼(b)等p型杂质的p型硅(si)的半导体衬底。例如像图9所示那样，在半导体衬底100的表面，例如，设置着含有磷(p)等n型杂质的n型阱区域100n、含有硼(b)等p型杂质的p型阱区域100p、未设置n型阱区域100n及p型阱区域100p的半导体衬底区域100s、以及绝缘区域stir。n型阱区域100n、p型阱区域100p及半导体衬底区域100s分别作为构成外围电路pc的多个晶体管tr、及多个电容器等的一部发挥功能。
[器件层dl的存储单元阵列区域mcar中的构造]
在存储单元阵列区域mcar，例如像图8所示那样，设置着在y方向上排列的多个存储器区块blk。存储器区块blk例如像图10a所示那样，具备在y方向上排列的2个指状构造fs。在y方向上相邻的2个指状构造fs之间设置着指状构造间构造st。
指状构造fs例如像图11所示那样，具备：多个导电层110，在z方向上排列；多个半导体层120，在z方向延伸；以及多个栅极绝缘膜130，分别设置在多个导电层110与多个半导体层120之间。
导电层110是在x方向延伸的大致为板状的导电层。导电层110可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。另外，导电层110也可包含例如含有磷(p)或硼(b)等杂质的多晶硅等。在z方向上排列的多个导电层110之间设置着氧化硅(sio2)等绝缘层101。
在导电层110的下方设置着导电层111。导电层111例如也可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。另外，在导电层111与导电层110之间设置着氧化硅(sio2)等绝缘层101。
例如像图12所示那样，导电层111作为源极侧选择栅极线sgsb(图5)及与它连接的多个源极侧选择晶体管stsb的栅极电极发挥功能。导电层111针对每个指状构造fs电性独立。
另外，多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线sgs(图5)及与它连接的多个源极侧选择晶体管sts的栅极电极发挥功能。这多个导电层110针对每个指状构造fs电性独立。
另外，位于比所述一个或多个导电层110更靠上方的多个导电层110作为字线wl(图5)及与它连接的多个存储单元mc(图5)的栅极电极发挥功能。这多个导电层110分别与在x方向上相邻的多个导电层110电连接。另外，这多个导电层110分别针对每个存储器区块blk电性独立。
另外，位于比所述多个导电层110更靠上方的一个或多个导电层110作为漏极侧选择栅极线sgd及与它连接的多个漏极侧选择晶体管std(图5)的栅极电极发挥功能。这多个导电层110的x方向的宽度比其它导电层110小。另外，例如像图10b及图12所示那样，在x方向上相邻的2个导电层110之间设置着串组件间构造she。这多个导电层110分别针对每个串组件su电性独立。
半导体层120例如像图10b所示那样，在x方向及y方向上以指定图案排列。半导体层120作为1个存储器串ms(图1)中包含的多个存储单元mc及选择晶体管(std、sts)的通道区域发挥功能。半导体层120例如为多晶硅(si)等半导体层。半导体层120例如像图11所示那样，具有大致为有底圆筒状的形状，在中心部分设置着氧化硅等绝缘层125。另外，半导体层120的外周面分别被导电层110包围，且与导电层110相对向。
在半导体层120的上端部设置着含有磷(p)等n型杂质的杂质区域121。杂质区域121经由触点ch及cb连接于位线bl。
半导体层120的下端部经由包含单晶硅(si)等的半导体层122连接于半导体衬底100的p型阱区域100p。半导体层122作为源极侧选择晶体管stsb的通道区域发挥功能。半导体层122的外周面被导电层111包围，且与导电层111相对向。在半导体层122与导电层111之间设置着氧化硅等绝缘层123。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。
栅极绝缘膜130例如像图13所示那样，具备积层在半导体层120与导电层110之间的隧道绝缘膜131、电荷累积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(sio2)等绝缘膜。电荷累积膜132例如为氮化硅(si3n4)等能够累积电荷的膜。隧道绝缘膜131、电荷累积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体层120的外周面在z方向延伸。
此外，图13中示出了栅极绝缘膜130具备氮化硅等电荷累积膜132的例子。然而，栅极绝缘膜130也可具备例如含有n型或p型杂质的多晶硅等浮动栅极。
指状构造间构造st例如像图11所示那样，具备在z方向及x方向延伸的导电层140、及设置在导电层140的侧面的绝缘层141。导电层140连接于设置在半导体衬底100的p型阱区域100p的n型杂质区域。导电层140例如也可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。导电层140例如作为源极线sl(图5)的一部分发挥功能。
[器件层dl的第1接线区域hur1中的构造]
如图10a所示，在第1接线区域hur1设置着作为漏极侧选择栅极线sgd发挥功能的多个导电层110的x方向上的端部。在这多个导电层110中在y方向上相邻的2个导电层110之间设置着串组件间构造she(图10b)。
另外，在第1接线区域hur1设置着在x方向及y方向呈矩阵状排列的多个触点cc、及设置在这些触点cc附近的支撑构造hr。例如像图9所示那样，触点cc在z方向延伸，且在下端连接于作为漏极侧选择栅极线sgd发挥功能的导电层110的上表面。触点cc例如也可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。支撑构造hr例如也可包含与半导体层120及栅极绝缘膜130相同的构造。
[器件层dl的第2接线区域hur2中的构造]
如图10a所示，在第2接线区域hur2设置着作为字线wl或源极侧选择栅极线sgs发挥功能的多个导电层110的一部分。
另外，在第2接线区域hur2设置着在x方向及y方向呈矩阵状排列的多个触点cc、及设置在这些触点cc附近的支撑构造hr。设置在第2接线区域hur2的多个触点cc分别连接于作为字线wl或源极侧选择栅极线sgs发挥功能的多个导电层110的上表面。
[器件层dl的外围区域pr中的构造]
在图8的行解码器区域rdr设置着行解码器rd(图4)。另外，在地址解码器区域addr设置着地址解码器22(图4)。另外，在感测放大器模块区域samr设置着感测放大器模块sam(图4)。另外，在高速缓冲存储器区域cr设置着高速缓冲存储器cm(图4)。另外，在驱动器区域drvr设置着电压选择电路24(图4)。另外，在外围电路区域pcr设置着电压产生电路vg、定序器sqc、输入输出控制电路i/o、逻辑电路ctr等(图4)。
例如像图9所示那样，在半导体衬底100的外围区域pr，隔着未图示的绝缘层设置着配线层gc。配线层gc包含与半导体衬底100的表面相对向的多个电极gc。另外，半导体衬底100的各区域及配线层gc中包含的多个电极gc分别连接于触点cs。
半导体衬底100的n型阱区域100n、p型阱区域100p及半导体衬底区域100s分别作为构成外围电路pc的多个晶体管tr的通道区域、及多个电容器的其中一个电极等发挥功能。
配线层gc中包含的多个电极gc分别作为构成外围电路pc的多个晶体管tr的栅极电极、及多个电容器的另一电极等发挥功能。
触点cs在z方向延伸，且在下端连接于半导体衬底100或电极gc的上表面。在触点cs与半导体衬底100的连接部分设置着含有n型杂质或p型杂质的杂质区域。触点cc例如也可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。
[配线层m0、m1、m2的构造]
例如像图9所示那样，配线层m0、m1、m2中包含的多条配线例如经由所述触点cc、cs而电连接于存储单元阵列mca中的构成及外围电路pc中的构成中的至少一个。
配线层m0分别包含多条配线m0。这多条配线m0例如也可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。
配线层m1分别包含多条配线m1。这多条配线m1例如也可包含氮化钛(tin)等障壁导电膜及铜(cu)等金属膜的积层膜等。此外，多条配线m1中的一部分作为位线bl(图5)发挥功能。位线bl例如像图10b所示那样，在x方向上排列且在y方向延伸。另外，这多条位线bl分别连接于各串组件su中包含的1个半导体层120。
配线层m2例如像图9所示那样，分别包含多条配线m2。这多条配线m2例如也可包含氮化钛(tin)等障壁导电膜及铝(al)等金属膜的积层膜等。此外，多条配线m2中的一部分作为焊垫电极p(图2、图3)发挥功能。
[存储单元mc的阈值电压]
接下来，参照图14对存储单元mc的阈值电压进行说明。
如上所述，存储单元阵列mca具备多个存储单元mc。在这多个存储单元mc中执行写入序列的情况下，这些存储单元mc的阈值电压被控制为多个状态。
图14(a)是用来对记录着3比特数据的存储单元mc的阈值电压进行说明的示意性柱状图。横轴表示字线wl的电压，纵轴表示存储单元mc的数量。图14(b)是表示记录着3比特数据的存储单元mc的阈值电压及所记录的数据的关系的一例的表格。图14(c)是表示记录着3比特数据的存储单元mc的阈值电压及所记录的数据的关系的另一例的表格。
图14(a)的例子中，存储单元mc的阈值电压被控制为8个状态。例如，被控制为a状态的存储单元mc的阈值电压大于图14(a)的读出电压vcgar及验证电压vvfya，且小于读出电压vcgbr及验证电压vvfyb。另外，所有存储单元mc的阈值电压都小于图14(a)的读出通过电压vread。
例如，er状态对应于最低的阈值电压(抹除状态的存储单元mc的阈值电压)。对与er状态对应的存储单元mc，例如分配数据“111”。
另外，a状态对应于比所述er状态所对应的阈值电压高的阈值电压。对与a状态对应的存储单元mc，例如分配数据“101”。
另外，b状态对应于比所述a状态所对应的阈值电压高的阈值电压。对与b状态对应的存储单元mc，例如分配数据“001”。
以下同样地，图中的c状态～g状态对应于比b状态～f状态所对应的阈值电压高的阈值电压。对与这些分布对应的存储单元mc，例如分配数据“011”、“010”、“110”、“100”、“000”。
此外，在像图14(b)所例示那样分配的情况下，下位比特的数据可通过1个读出电压vcgdr而判别，中位比特的数据可通过3个读出电压vcgar、vcgcr、vcgfr而判别，上位比特的数据可通过3个读出电压vcgbr、vcger、vcggr而判别。有时将这种数据分配称为1-3-3编码。
此外，记录在存储单元mc中的数据的比特数、状态数、针对各状态的数据的分配等能够适当进行变更。
例如，在像图14(c)所例示那样分配的情况下，下位比特的数据可通过1个读出电压vcgdr而判别，中位比特的数据可通过2个读出电压vcgbr、vcgfr而判别，上位比特的数据可通过4个读出电压vcgar、vcgcr、vcger、vcggr而判别。有时将这种数据分配称为1-2-4编码。
[读出动作]
接下来，参照图14、图15a～图15c及图16a～图16d对本实施方式的半导体存储装置的读出动作进行说明。图15a～图15c是用来对读出动作进行说明的示意性波形图。图16a～图16d是用来对读出动作进行说明的示意性剖视图。
此外，在以下的说明中，有时将成为动作对象的存储器区块blk中的2个指状构造fs分别称为指状构造fs0、fs1。另外，有时将与指状构造fs0、fs1对应的源极侧选择栅极线sgs分别称为源极侧选择栅极线sgs0、sgs1。另外，有时将指状构造fs0中的2个串组件su分别称为串组件sua、sub。另外，有时将指状构造fs1中的2个串组件su分别称为串组件suc、sud。另外，有时将与串组件sua、sub、suc、sud对应的漏极侧选择栅极线sgd分别称为漏极侧选择栅极线sgda、sgdb、sgdc、sgdd。另外，有时将成为动作对象的存储器区块blk中的多条字线wl中成为动作对象的字线wl称为选择字线wls，将除此以外的字线wl称为非选择字线wlu。另外，在以下的说明中，对串组件sua中包含的多个存储单元mc中连接于选择字线wls的存储单元mc(以下，有时称为“选择存储单元mc”)执行动作的例子进行说明。另外，在以下的说明中，有时将这种包含多个选择存储单元mc的构成称为选择页p。另外，在以下的说明中，对按照图14(b)的1-3-3编码对存储单元mc分配数据的例子进行说明。
[下位比特的读出动作]
在下位比特的读出时，例如，进行位线bl的充电等。例如，使图7b的锁存电路sdl锁存“h”，将信号线stb、xxl、blc、bls、hll、blx的状态设为“l、l、h、h、h、h”。由此，对位线bl及感测节点sen供给电压vdd，而开始对它们充电。另外，例如，对源极线sl(图5)供给电压vsrc，而开始对它们充电。电压vsrc例如具有与接地电压vss相同程度的大小。电压vsrc例如大于接地电压vss且小于电压vdd。
接着，例如在时点t111(图15a)时，对选择字线wls及非选择字线wlu供给读出通过电压vread，对与串组件sua、sub对应的选择栅极线(sgda、sgdb、sgs0、sgsb)供给电压vsg，对与串组件suc、sud对应的选择栅极线(sgdc、sgdd、sgs1)供给接地电压vss。由此，例如像图16a所示那样，串组件sua、sub、suc、sud中包含的存储单元mc、及串组件sua、sub中包含的选择栅极晶体管(std、sts、stsb)成为接通状态。另外，串组件suc、sud中包含的漏极侧选择晶体管std及源极侧选择晶体管sts成为断开状态。
接着，例如在时点t112(图15a)，对选择字线wls供给读出电压vcgdr，对非选择字线wlu供给读出通过电压vread，对与串组件sua对应的选择栅极线(sgda、sgs0、sgsb)供给电压vsg，对与串组件sub对应的漏极侧选择栅极线sgdb、以及与串组件suc、sud对应的漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给接地电压vss。由此，例如像图16b所示那样，连接于选择字线wls的存储单元mc中被控制为er状态、a状态、b状态或c状态的存储单元mc成为接通状态，被控制为d状态、e状态、f状态或g状态的存储单元mc成为断开状态。另外，串组件sua中包含的选择晶体管(std、sts、stsb)成为接通状态，选择页p中包含的存储单元mc与位线bl及源极线sl(图5)导通。另外，串组件sub中包含的漏极侧选择晶体管std成为断开状态，串组件sub中包含的源极侧选择晶体管sts、stsb成为接通状态。由此，连接于串组件sub内的选择字线wls的一部分存储单元mc成为接通状态，一部分存储单元mc成为断开状态。另外，成为接通状态的存储单元mc与位线bl电分离，与源极线sl(图5)导通。另外，连接在成为断开状态的存储单元mc与位线bl之间的存储单元mc的通道与位线bl及源极线sl电分离而成为浮动状态。另外，连接在成为断开状态的存储单元mc与位线bl之间的存储单元mc的通道与源极线sl(图5)导通。另外，串组件suc、sud中包含的漏极侧选择晶体管std及源极侧选择晶体管sts成为断开状态。由此，连接于串组件suc、sud内的选择字线wls的存储单元mc与位线bl及源极线sl(图5)电分离。
接着，例如在时点t112、t113(图15a)之间的时点，检测选择存储单元mc的接通状态/断开状态。例如，经由图7b的充电晶体管55对配线lbus充电。另外，将信号线stb、xxl、blc、bls、hll、blx的状态设为“l、h、h、h、l、h”，将感测节点sen的电荷释放至位线bl。此处，连接于接通状态的存储单元mc所对应的位线bl的感测节点sen的电压减小相对较多。另一方面，连接于断开状态的存储单元mc所对应的位线bl的感测节点sen的电压减小不太多。因此，在指定的时点将信号线stb设为“h”状态并释放或维持配线lbus的电荷，且将信号线stl设为“h”状态，由此将表示选择存储单元mc的状态的数据锁存在锁存电路sdl中。
接着，例如在时点t113(图15a)，对选择字线wls及非选择字线wlu供给读出通过电压vread，对与串组件sua、sub、suc、sud对应的选择栅极线(sgd、sgs、sgsb)供给电压vsg。由此，例如像图16c所示那样，串组件sua、sub、suc、sud中包含的存储单元mc、及选择栅极晶体管(std、sts、stsb)成为接通状态。
接着，例如在时点t114(图15a)，对选择字线wls及非选择字线wlu供给电压vdd-vth，对与串组件sua、sub、suc、sud对应的选择栅极线(sgd、sgs、sgsb)供给接地电压vss。电压vth是连接在字线wl与输出电压vdd的电荷泵电路32的输出端子(电压供给线31)之间的多个nmos晶体管中阈值电压最大的nmos晶体管的阈值电压。由此，串组件sua、sub、suc、sud中包含的存储单元mc、及选择栅极晶体管(std、sts、stsb)成为断开状态。
然后，输出由感测放大器模块sam检测出的数据。例如，将由感测放大器模块sam检测出的数据经由高速缓冲存储器cm(图4)、总线db及输入输出控制电路i/o传输给控制晶粒cd(图1)。控制晶粒cd对该数据进行比特错误检测/订正等之后传输给主机20。
[中位比特的读出动作]
在中位比特的读出时，例如，进行位线bl的充电等。
接着，例如在时点t121(图15b)，对选择字线wls及非选择字线wlu供给读出通过电压vread，对与串组件sua、sub对应的选择栅极线(sgda、sgdb、sgs0、sgsb)供给电压vsg，对与串组件suc、sud对应的漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给接地电压vss。
接着，例如在时点t122(图15b)，对选择字线wls供给读出电压vcgfr，对非选择字线wlu供给读出通过电压vread，对与串组件sua对应的选择栅极线(sgda、sgs0、sgsb)供给电压vsg，对与串组件sub对应的漏极侧选择栅极线sgdb、以及与串组件suc、sud对应的漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给接地电压vss。由此，连接于选择字线wls的存储单元mc中被控制为er状态、及a状态～e状态中的任一状态的存储单元mc成为接通状态，被控制为f状态或g状态的存储单元mc成为断开状态。
接着，例如在时点t122、t123(图15b)之间的时点，检测选择存储单元mc的接通状态/断开状态。
接着，例如在时点t123(图15b)，对选择字线wls供给读出电压vcgcr，对非选择字线wlu供给读出通过电压vread，对与串组件sua对应的选择栅极线(sgda、sgs0、sgsb)供给电压vsg，对与串组件sub对应的漏极侧选择栅极线sgdb、以及与串组件suc、sud对应的漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给接地电压vss。由此，连接于选择字线wls的存储单元mc中被控制为er状态、a状态、及b状态中的任一状态的存储单元mc成为接通状态，被控制为c状态～g状态中的任一状态的存储单元mc成为断开状态。
接着，例如在时点t123、t124(图15b)之间的时点，检测选择存储单元mc的接通状态/断开状态。
接着，例如在时点t124(图15b)，对选择字线wls供给读出电压vcgar，对非选择字线wlu供给读出通过电压vread，对与串组件sua、suc、sud对应的选择栅极线(sgda、sgdc、sgdd、sgs0、sgs1、sgsb)供给电压vsg，对与串组件sub对应的漏极侧选择栅极线sgdb供给接地电压vss。由此，例如像图16d所示那样，串组件sua、sub、suc、sud中包含的存储单元mc中的一部分、串组件sua、suc、sud中包含的漏极侧选择晶体管std及串组件sua、sub、suc、sud中包含的选择栅极晶体管(std、sts、stsb)成为接通状态。另外，串组件sua、sub、suc、sud中包含的存储单元mc中的一部分、及串组件sub中包含的漏极侧选择晶体管std成为断开状态。
接着，例如在时点t125(图15b)，对选择字线wls供给读出电压vcgar，对非选择字线wlu供给读出通过电压vread，对与串组件sua对应的漏极侧选择栅极线sgda、以及与串组件sua、sub、suc、sud对应的源极侧选择栅极线sgs0、sgs1、sgsb供给电压vsg，对与串组件sub、suc、sud对应的漏极侧选择栅极线sgdb、sgdc、sgdd供给接地电压vss。由此，连接于选择字线wls的存储单元mc中被控制为er状态的存储单元mc成为接通状态，被控制为a状态～g状态中的任一状态的存储单元mc成为断开状态。
接着，例如在时点t125、t126(图15b)之间的时点，检测选择存储单元mc的接通状态/断开状态。
接着，例如在时点t126(图15b)，对选择字线wls及非选择字线wlu供给读出通过电压vread，对与串组件sua、sub、suc、sud对应的选择栅极线(sgd、sgs、sgsb)供给电压vsg。
接着，例如在时点t127(图15b)，对选择字线wls及非选择字线wlu供给电压vdd-vth，对与串组件sua、sub、suc、sud对应的选择栅极线(sgd、sgs、sgsb)供给接地电压vss。
然后，输出由感测放大器模块sam检测出的数据。
[上位比特的读出动作]
上位比特的读出例如像图15c所示那样，与中位比特的读出大致同样地执行。但是，在中位比特的读出时，将3种读出电压vcgfr、vcgcr、vcgar依次供给至选择字线wls。而另一方面，在上位比特的读出时，例如像图15c所示那样，将3种读出电压vcggr、vcger、vcgbr依次供给至选择字线wls。此外，图15c中的时点t131～时点t137是与图15b中的时点t121～时点t127对应的时点。
[写入序列]
接下来，参照图17～图20对半导体存储装置的写入序列进行说明。写入序列包含编程动作及验证动作。图17是用来对写入序列进行说明的示意性流程图。图18是用来对编程动作进行说明的示意性剖视图。图19是用来对验证动作进行说明的示意性波形图。图20是用来对验证动作进行说明的示意性剖视图。
在步骤s101(图17)中，将循环次数k设定为1。循环次数k被记录在寄存器等中。
在步骤s102中，进行编程动作。
在编程动作时，例如，对连接于多个选择存储单元mc中要进行阈值电压调整的选择存储单元mc(以下，有时称为“写入存储单元mc”)的位线bl供给电压vsrc，对连接于多个选择存储单元mc中不进行阈值电压调整的选择存储单元mc(以下，有时称为“禁止存储单元mc”)的位线bl供给电压vdd。例如，使与写入存储单元mc对应的锁存电路sdl(图7b)锁存“l”，使与禁止存储单元mc对应的锁存电路sdl(图7b)锁存“h”。另外，将信号线stb、xxl、blc、bls、hll、blx的状态设为“l、l、h、h、l、h”。
另外，如图18所示，使写入存储单元mc选择性地与位线bl导通。例如，对漏极侧选择栅极线sgda供给电压vsgd，对除此以外的漏极侧选择栅极线sgd供给接地电压vss。电压vsgd例如小于电压vsg。由此，与被供给了电压vsrc的位线bl对应的漏极侧选择晶体管std成为接通状态，与被供给了电压vdd的位线bl对应的漏极侧选择晶体管std成为断开状态。另外，对与非选择页对应的非选择字线wlu供给写入通过电压vpass。写入通过电压vpass例如大于读出通过电压vread。
另外，如图18所示，对选择字线wls供给编程电压vpgm。编程电压vpgm大于写入通过电压vpass。由此，在所需的存储单元mc的电荷累积膜132(图13)中累积电子，从而存储单元mc的阈值电压增大。
在步骤s103(图17)中，进行验证动作。
验证动作例如像图19、图20所示那样，与读出动作大致同样地执行。
但是，在读出动作时，将7种读出电压vcggr、vcgfr、vcger、vcgdr、vcgcr、vcgbr、vcagr中的一种供给至选择字线wls，或者将它们中的多种电压按从大到小的顺序供给至选择字线wls。另一方面，在验证动作时，将7种验证电压vvfyg、vvfyf、vvfye、vvfyd、vvfyc、vvfyb、vvfya(图14(a))中的一种供给至选择字线wls，或者将它们中的多种电压按从大到小的顺序供给至选择字线wls。此外，图19中的时点t141～时点t147是与图15b中的时点t121～时点t127对应的时点。
另外，在验证动作中，也可以省略针对禁止存储单元mc进行的接通状态/断开状态的检测。这种情况下，例如在验证动作时，也可以使连接于写入存储单元mc的锁存电路sdl锁存“h”，使连接于禁止存储单元mc的锁存电路sdl锁存“l”。
另外，在验证动作中，将由感测放大器模块sam检测出的数据传输给未图示的计数器电路而非控制晶粒cd。
在步骤s104(图17)中，判定验证动作的结果。例如，在锁存电路xdl中所保存的数据包含一定数量以上的“l”时等，判定为验证失败，进入步骤s105。另一方面，在锁存电路xdl中所保存的数据未包含一定数量以上的“l”时等，判定为验证通过，进入步骤s107。
在步骤s105中，判定循环次数k是否达到了指定的次数k。如果未达到就进入步骤s106。如果已达到就进入步骤s108。
在步骤s106中，使循环次数k加1，并进入步骤s102。另外，在步骤s106中，例如，对编程电压vpgm加上指定的电压δv。
在步骤s107中，将内容为写入序列已正常结束的状态数据存储到状态寄存器str(图2)中，并输出至控制晶粒cd(图1)，结束写入序列。
在步骤s108中，将内容为写入序列未正常结束的状态数据存储到状态寄存器str(图2)中，并输出至控制晶粒cd(图1)，结束写入序列。
[第1比较例]
接下来，参照图21对第1比较例的半导体存储装置的读出动作进行说明。图21是用来对第1比较例的半导体存储装置的读出动作进行说明的示意性波形图。图21的例子中，按照图14(b)的1-3-3编码对存储单元mc分配数据，执行中位比特的数据的读出。另外，图21中的时点t101～时点t107是与图15b中的时点t121～时点t127对应的时点。
如图21所示，第1比较例的半导体存储装置的读出动作基本上与第1实施方式的半导体存储装置的读出动作同样地执行(参照图15b)。但是，在第1比较例中，以与漏极侧选择栅极线sgdb相同的形态控制漏极侧选择栅极线sgdc、sgdd。另外，在第1比较例中，以与源极侧选择栅极线sgs0相同的形态控制源极侧选择栅极线sgs1。
[第2比较例]
接下来，参照图22对第2比较例的半导体存储装置的读出动作进行说明。图22是用来对第2比较例的半导体存储装置的读出动作进行说明的示意性波形图。图22的例子中，按照图14(b)的1-3-3编码对存储单元mc分配数据，执行中位比特的数据的读出。此外，图22中的时点t101'～时点t107'是与图15b中的时点t121～时点t127对应的时点。
如图22所示，第2比较例的半导体存储装置的读出动作基本上与第1实施方式的半导体存储装置的读出动作同样地执行(参照图15b)。但是，在第2比较例中，从时点t101'至时点t106'，对漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给接地电压vss。
[第1实施方式的读出动作的效果]
在第1比较例的读出动作(图21)中，在时点t101与时点t102之间的时点，串组件sua、sub、suc、sud中包含的存储单元mc、及选择栅极晶体管(std、sts、stsb)成为接通状态(参照图16c)。这种情况下，串组件sua、sub、suc、sud中包含的存储单元mc、及选择栅极晶体管(std、sts、stsb)的通道与位线bl及源极线sl导通，电压固定。如果在这种状态下将字线wl从电压vdd-vth充电至读出通过电压vread，那么存在如下情况：因存储单元mc的通道与字线wl之间的静电电容的影响，导致充电所需的电荷量变大，而在电荷泵电路32(图5)中流通相对较大的电流。结果为，存在焊垫电极p中流通相对较大的电流的情况。
另一方面，在第1实施方式的读出动作中，例如参照图15b等所说明那样，在时点t121与时点t122之间的时点，串组件sua、sub、suc、sud中包含的存储单元mc、及串组件sua、sub中包含的选择栅极晶体管(std、sts、stsb)成为接通状态。另外，串组件suc、sud中包含的漏极侧选择晶体管std及源极侧选择晶体管sts成为断开状态。这种情况下，例如像图16a所示那样，串组件suc、sud中包含的存储单元mc的通道与位线bl及源极线sl皆分离，成为电浮动状态。如果在这种状态下将字线wl从电压vdd-vth充电至读出通过电压vread，串组件suc、sud中包含的存储单元mc的通道与字线wl的静电电容的影响就会极其小。因此，充电所需的电荷量比第1比较例小，且电荷泵电路32(图5)中流通的电流的最大值也比第1比较例小。因此，时点t121至时点t122在焊垫电极p中流通的电流的最大值小于第1比较例的时点t101至时点t102在焊垫电极p中流通的电流的最大值。
另外，在第1实施方式的读出动作中，例如参照图15b等所说明那样，从时点t121至时点t124，字线wl的电压增大至读出通过电压vread，且对与串组件suc、sud对应的漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给接地电压vss。这种情况下，串组件suc、sud中包含的存储单元mc的通道成为浮动状态，因与字线wl之间的静电电容的影响而增大至指定电压。另外，在第1实施方式的读出动作中，在时点t124与时点t125之间的时点，对与串组件suc、sud对应的漏极侧选择栅极线sgdc、sgdd及源极侧选择栅极线sgs1供给电压vsg。由此，例如像图16d所示那样，串组件suc、sud内的存储单元mc的通道与位线bl及源极线sl中的至少一个连接，从而存储单元mc的通道的电压减小。这种情况下，存在如下情况：因存储单元mc的通道与字线wl之间的静电电容的影响，导致字线wl的电压减小，为了对该电压进行补充而在电荷泵电路32(图5)中流通的电流增大。结果为，存在焊垫电极p中流通的电流增大的情况。然而，时点t124至时点t125在焊垫电极p中流通的电流的最大值小于第1比较例的时点t101至时点t102在焊垫电极p中流通的电流的最大值。
基于以上，根据第1实施方式的读出动作，与第1比较例的读出动作相比，能够抑制在焊垫电极p中流通的电流的最大值。
另外，在第2比较例的读出动作(图22)中，从时点t101'至时点t106'，与串组件suc、sud对应的选择栅极晶体管(std、sts)为断开状态，串组件suc、sud中包含的多个存储单元mc中连接于非选择字线wlu的存储单元mc的通道成为电浮动状态。另外，在第2比较例中，从时点t101'至时点t102'，非选择字线wlu的电压从电压vdd-vth上升至读出通过电压vread，因此，连接于非选择字线wlu的存储单元mc的通道电压通过与非选择字线wlu电容耦合而成为相对较大的电压。此处，在第2比较例的读出动作中，在时点t102'、t103'、t104'，对选择字线wls供给读出电压(例如，读出电压vcgfr、vcgcr、vcgar)。由于读出电压小于读出通过电压vread，所以连接于选择字线wls的存储单元mc的通道电位低于连接于非选择字线wlu的存储单元mc的通道电位。此处，当这种电位差达到一定程度以上的大小时，存在如下情况：连接于选择字线wls的存储单元mc附近产生热载子，位于该附近的存储单元mc的阈值电压发生变动。存在如下情况：尤其是对应于a状态的读出电压vcgar、对应于b状态的读出电压vcgbr等与读出通过电压vread的差较大，而容易产生这种阈值电压的变动。
此处，在第1实施方式的读出动作中，例如参照图15b等所说明那样，从时点t121至时点t124，与串组件suc、sud对应的选择栅极晶体管(std、sts)为断开状态，串组件suc、sud中包含的多个存储单元mc中连接于非选择字线wlu的存储单元mc的通道成为电浮动状态。另外，在时点t122、t123，对选择字线wls供给读出电压(例如，读出电压vcgfr、vcgcr)。然而，由于在时点t122、t123供给的读出电压相对较大，所以不易产生如上所述的阈值电压的变动。
另外，在第1实施方式的读出动作中，例如参照图15b等所说明那样，在时点t124与时点t125之间的时点，串组件suc、sud中包含的选择栅极晶体管(std、sts、stsb)成为接通状态。这种情况下，例如像图16d所示那样，在时点t124与时点t125之间的时点，串组件suc、sud中包含的非选择存储单元mc中连接于非选择字线wlu的非选择存储单元mc的通道与位线bl及源极线sl中的至少一个连接。因此，这些非选择存储单元mc的通道电压被调整为电压vdd、接地电压vss或大小在它们之间的电压。由此，能够缓和如上所述的电位差，从而抑制阈值电压的变动。
[第2实施方式]
接下来，参照图23对第2实施方式的半导体存储装置的读出动作进行说明。图23是用来对第2实施方式的半导体存储装置的读出动作进行说明的示意性波形图。图23的例子中，按照图14(b)的1-3-3编码对存储单元mc分配数据，执行中位比特的数据的读出。另外，图23中的时点t151～时点t157是与图15b中的时点t121～时点t127对应的时点。
如图23所示，第2实施方式的半导体存储装置的读出动作基本上与第1实施方式的半导体存储装置的读出动作同样地执行(参照图15b)。但是，在第2实施方式中，从时点t154至时点t155，对非选择字线wlu供给大于读出通过电压vread的电压vread'，对漏极侧选择栅极线sgda及源极侧选择栅极线sgs0、sgs1、sgsb供给大于电压vsg的电压vsg'。
[其它实施方式]
以上对第1实施方式及第2实施方式的半导体存储装置进行了说明。然而，这些实施方式的半导体存储装置只是例示，具体构成、动作等能够适当进行调整。
例如，图15a的例子中，在读出动作的时点t114，使字线wl及选择栅极线(sgd、sgs、sgsb)的电压同时下降。然而，这种形态只不过是例示，具体形态能够适当进行调整。例如，使字线wl的电压下降的时点也可迟于使选择栅极线(sgd、sgs、sgsb)的电压下降的时点。在图15b、图15c、图19、图23的例子中也同样如此。
另外，例如，第1实施方式的存储器晶粒md中，如参照图9等所说明那样，在器件层dl设置着导电层110及半导体层120。另外，如参照图11等所说明那样，半导体层120的下端经由半导体层122连接于半导体衬底100的p型阱区域100p。另外，在器件层dl形成有晶体管tr(图9)。然而，这种构造只不过是例示，第1实施方式的读出动作能够适用于各种构成。
例如，图24的存储器晶粒md2具备半导体衬底100'、依次设置在半导体衬底100'的上方的外围电路层lpc、存储单元阵列层lmca、配线层m0'、及未图示的配线层。半导体衬底100'基本上与第1实施方式的半导体衬底100同样地构成。但是，在半导体衬底100'，以与参照图8所说明那样的布局不同的布局配置着外围电路pc的各构成。在外围电路层lpc，例如设置着与第1实施方式的存储器晶粒md的外围区域pr内的构成对应的构成。例如，在外围电路层lpc设置着配线层gc、及配线层d0、d1、d2。配线层d0、d1、d2分别包含多条配线d0、d1、d2。这多条配线d0、d1、d2例如也可包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。在存储单元阵列层lmca，例如设置着与第1实施方式的存储器晶粒md的存储单元阵列区域mcar、第1接线区域hur1(图8)及第2接线区域hur2(图8)内的构成对应的构成。例如，存储单元阵列层lmca具备在z方向上排列的多个导电层110、及在z方向延伸的多个半导体层120。另外，虽省略了图示，但在导电层110与半导体层120之间设置着栅极绝缘膜130(图11)。另外，在导电层110的下方设置着导电层210。导电层210作为源极线sl(图5)发挥功能。另外，存储单元阵列层lmca具备触点c4，该触点c4贯通多个导电层110及导电层210并在z方向延伸。触点c4将配线层m0'等中包含的配线等构成与外围电路层lpc内的构成电连接。配线层m0'基本上与第1实施方式的配线层m0同样地构成。但是，配线层m0'也可包含氮化钛(tin)等障壁导电膜及铜(cu)等金属膜的积层膜等。另外，配线层m0'包含位线bl。
第1实施方式的读出方法例如也能适用于这种存储器晶粒md2。
另外，例如第1实施方式的存储器晶粒md(图9)及图24所例示的存储器晶粒md2中，构成外围电路pc的多个晶体管tr、构成存储单元阵列mca的导电层110、半导体层120及栅极绝缘膜130等构成是在同一衬底上形成。然而，这种构造只不过是例示，第1实施方式的读出动作能够适用于各种构成。
例如，图25的存储器晶粒md3具备隔着贴合电极el而相互贴合的外围电路芯片cpc及存储单元阵列芯片cmca。在外围电路芯片cpc，例如设置着与第1实施方式的存储器晶粒md的外围区域pr内的构成对应的构成。在存储单元阵列芯片cmca，例如设置着与第1实施方式的存储器晶粒md的存储单元阵列区域mcar、第1接线区域hur1(图8)及第2接线区域hur2(图8)内的构成对应的构成。
第1实施方式的读出方法例如也能适用于这种存储器晶粒md3。
[其它]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种形态实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
mc存储单元
mca存储单元阵列
add地址数据
cmd指令数据
pc外围电路
p焊垫电极
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
