一种基于忆阻器的满幅自恢复灵敏放大器的制作方法

本发明涉及集成电路技术领域，具体涉及一种基于忆阻器的满幅自恢复灵敏放大器。

背景技术：

随着集成电路的快速发展，基于mos集成电路工艺的传统技术早已经接近物理器件尺寸的极限，人们急需新的技术来突破传统技术的瓶颈，忆阻器的出现给集成电路在突破器件尺寸极限上带来了极大的希望。忆阻器这一概念是由华裔科学家蔡绍棠教授在1971年提出，他从物理学的对称性角度出发，预测了关联电荷和磁通量的第四种基本电路元件，称之为忆阻器。直到2008年，惠普实验室宣布首次实现了基于tio2/tio2-x薄膜的纳米级忆阻器，掀起忆阻器的研究热潮。忆阻器是一种低功耗的非挥发性元件，基于忆阻器的非挥发性随机存储器比传统的随机存储器在集成度、功耗和读写速度等方面都要更加优越。

灵敏放大器是存储器中重要的组成部分，通常有着读取延时小、功耗低等特点，主要负责检测在读操作时因存储单元放电造成的位线上微小电压差，并将其准确迅速放大并输出，实现数据的快速读取，随着片内存储所需用的存储容量越来越大，提升灵敏放大器的性能将有非常重要的研究价值和意义。

技术实现要素：

本发明所要解决的难题是灵敏放大器的输出摆幅无法自恢复的问题，提出一种基于忆阻器的满幅自恢复灵敏放大器。

为实现上述目的，本发明方案所采取的技术如下：

一种基于忆阻器的满幅自恢复灵敏放大器，包括锁存型负阻电路、差分输入电路、忆阻器m1-m2、忆阻器控制电路k1-k2组成；锁存型负阻电路，由pmos管pm1、pm2和nmos管nm1、nm2组成，pmos管pm1的源极和pmos管pm2的源极相连，接到电源vdd；pmos管pm1的漏极、nmos管nm1的漏极、pmos管pm2的栅极和nmos管nm2的栅极相连，接输出信号out1；pmos管pm1的栅极、nmos管nm1的栅极、pmos管pm2的漏极和nmos管nm2的漏极相连，接输出信号out2；nmos管nm1的源极和忆阻器m1的正极相连；nmos管nm2的源极和忆阻器m2的正极相连。

在上述发明方案中，差分输入电路，由nmos管nm3和nm4组成，nmos管nm3的漏极和忆阻器m1的负极相连；nmos管nm3的栅极接输入信号vin1；nmos管nm3的源极和nmos管nm4的源极相连，接地gnd；nmos管nm4的漏极和忆阻器m2的负极相连；nmos管nm4的栅极接输入信号vin2。

在上述发明方案中，忆阻器控制电路k1-k2中的cmos反相器inv1-inv4，由pmos管pm5、pm6、pm9、pm10和nmos管nm7、nm8、nm11、nm12组成，其中：

cmos反相器inv1由pmos管pm5和nmos管nm7组成；pmos管pm5的源极接电源vdd；pmos管pm5的栅极和nmos管nm7的栅极相连，形成节点a；pmos管pm5的漏极和nmos管nm7的漏极相连，形成节点m；nmos管nm7的源极接地gnd；

cmos反相器inv2由pmos管pm6和nmos管nm8组成；pmos管pm6的源极接电源vdd；pmos管pm6的栅极和nmos管nm8的栅极相连，形成节点b；pmos管pm6的漏极和nmos管nm8的漏极相连，形成节点n；nmos管nm8的源极接地gnd；

cmos反相器inv3由pmos管pm9和nmos管nm11组成；pmos管pm9的源极接电源vdd；pmos管pm9的栅极和nmos管nm11的栅极相连，形成节点c；pmos管pm9的漏极和nmos管nm11的漏极相连，形成节点p；nmos管nm11的源极接地gnd；

cmos反相器inv4由pmos管pm10和nmos管nm12组成；pmos管pm10的源极接电源vdd；pmos管pm10的栅极和nmos管nm12的栅极相连，形成节点d；pmos管pm10的漏极和nmos管nm12的漏极相连，形成节点q；nmos管nm12的源极接地gnd。

在上述发明方案中，忆阻器控制电路k1，由cmos反相器inv1-inv2，pmos管pm3和pm4，nmos管nm5和nm6组成。

在上述发明方案中，忆阻器控制电路k1，由pmos管pm3的源极和pmos管pm4的源极相连，接电源vdd；pmos管pm3的漏极、nmos管nm5漏极和忆阻器m1的正极相连；pmos管pm3的栅极和cmos反相器inv2的节点b相连，接时钟信号clk1；nmos管nm5的源极接地gnd；nmos管nm5的栅极和cmos反相器inv1的节点a相连，接时钟信号clk1；pmos管pm4的栅极和cmos反相器inv1的节点m相连；pmos管pm4的漏极、nmos管nm6的漏极和忆阻器m1的负极相连；nmos管nm6的栅极和cmos反相器inv2的节点n相连；nmos管nm6的源极接地gnd。

在上述发明方案中，忆阻器控制电路k2，由cmos反相器inv3-inv4，pmos管pm7和pm8，nmos管nm9和nm10组成。

在上述发明方案中，忆阻器控制电路k2，由pmos管pm7的源极和pmos管pm8的源极相连，接电源vdd；pmos管pm7的漏极、nmos管nm9漏极和忆阻器m2的正极相连；pmos管pm7的栅极和cmos反相器inv4的节点d相连，接时钟信号clk2；nmos管nm9的源极接地gnd；nmos管nm9的栅极和cmos反相器inv3的节点c相连，接时钟信号clk2；pmos管pm8的栅极和cmos反相器inv3的节点p相连；pmos管pm8的漏极、nmos管nm10的漏极和忆阻器m2的负极相连；nmos管nm10的栅极和cmos反相器inv4的节点q相连；nmos管nm10的源极接地gnd。

本发明方案是通过锁存型负阻电路、忆阻器m1-m2和差分输入电路串联，忆阻器起到分压的作用，可以影响锁存型负阻电路中mos管的关断和开启。忆阻器控制电路k1-k2为该串联电路的旁路，控制忆阻器m1-m2在低阻态和高阻态之间迅速转变。忆阻器在高阻态时在本发明方案的电路中是满幅输出，忆阻器由低阻态到高阻态转变的过程可实现灵敏放大器的满幅自恢复功能。

本发明方案与现有技术相比，具有以下特点：

1、本发明方案中的差分输入电路中不需要使能端来控制灵敏的放大器的开启和关闭。

2、忆阻器控制电路k1-k2分别在时钟信号为高电平和低电平时改变忆阻器两端电压。

3、忆阻器m1-m2受忆阻器控制电路k1-k2的控制，在低阻态和高阻态之间迅速转变，可实现对灵敏放大器的满幅自恢复功能。

附图说明

图1是一种基于忆阻器的满幅自恢复灵敏放大器的结构示意图。

图2是一种基于忆阻器的满幅自恢复灵敏放大器的电路图。

图3是一种基于忆阻器的满幅自恢复灵敏放大器的输入信号与输出信号随时间变化的波形图。

图4是一种基于忆阻器的满幅自恢复灵敏放大器的忆阻器m1和忆阻器m2的阻值随时间变化的波形图。

具体实施方式

下面结合附图对本发明方案实例作详细说明。

图1是一种基于忆阻器的满幅自恢复灵敏放大器的结构示意图，包括锁存型负阻电路、差分输入电路、忆阻器m1-m2、忆阻器控制电路k1-k2，其结构是高度对称的，其中忆阻器控制电路k1与忆阻器控制电路k2是完全相同的，时钟信号clk1、时钟信号clk2的输入时钟信号是完全相同的，由此可以控制忆阻器两端电压的变化从而引起忆阻器阻值的变化。

图2是一种基于忆阻器的满幅自恢复灵敏放大器的电路图。

pmos管pm1、pm2和nmos管nm1、nm2组成两个反相器首尾相连形成锁存型负阻电路，其在放大过程中具有正反馈作用；由pmos管pm1的源极和pmos管pm2的源极相连，接电源vdd，形成锁存型负阻电路的供电端；pmos管pm1的漏极、nmos管nm1的漏极、pmos管pm2的栅极和nmos管nm2的栅极相连，接输出信号out1；pmos管pm1的栅极、nmos管nm1的栅极、pmos管pm2的漏极和nmos管nm2的漏极相连，接输出信号out2；nmos管nm1的源极和忆阻器m1的正极相连；nmos管nm2的源极和忆阻器m2的正极相连。

nmos管nm3和nmos管nm4构成差分输入电路，具有较强的抗噪声能力和较大的输出摆幅；nmos管nm3的漏极和忆阻器m1的负极相连；nmos管nm3的栅极接输入信号vin1；nmos管nm3的源极和nmos管nm4的源极相连，接地gnd；nmos管nm4的漏极和忆阻器m2的负极相连；nmos管nm4的栅极接输入信号vin2。

本发明电路中，输入信号vin1的输入电压大于输入信号vin2的输入电压，导致通过nmos管nm3的漏源电流大于通过nmos管nm4的漏源电流，由于忆阻器m1-m2受到nmos管nm3和nmos管nm4的漏源电流的影响，忆阻器m1的正极的电压要高于忆阻器m2正极的电压，所以锁存型负阻电路中的nmos管nm1比nmos管nm2更早关断，nmos管nm1关断导致pmos管pm1导通，电源电压vdd开始为输出信号out1充电，使输出信号out1的电压上升为高电平电源电压vdd，而输出信号out2的电压下降为低电平0v，这样就把输入信号vin1和vin2之间非常小的输入电压差值放大到了满幅。

忆阻器控制电路k1-k2中的cmos反相器inv1-inv4，由pmos管pm5、pm6、pm9、pm10和nmos管nm7、nm8、nm11、nm12组成，其中：

cmos反相器inv1由pmos管pm5和nmos管nm7组成；pmos管pm5的源极接电源vdd；pmos管pm5的栅极和nmos管nm7的栅极相连，形成节点a；pmos管pm5的漏极和nmos管nm7的漏极相连，形成节点m；nmos管nm7的源极接地gnd；

cmos反相器inv2由pmos管pm6和nmos管nm8组成；pmos管pm6的源极接电源vdd；pmos管pm6的栅极和nmos管nm8的栅极相连，形成节点b；pmos管pm6的漏极和nmos管nm8的漏极相连，形成节点n；nmos管nm8的源极接地gnd；

cmos反相器inv3由pmos管pm9和nmos管nm11组成；pmos管pm9的源极接电源vdd；pmos管pm9的栅极和nmos管nm11的栅极相连，形成节点c；pmos管pm9的漏极和nmos管nm11的漏极相连，形成节点p；nmos管nm11的源极接地gnd；

cmos反相器inv4由pmos管pm10和nmos管nm12组成；pmos管pm10的源极接电源vdd；pmos管pm10的栅极和nmos管nm12的栅极相连，形成节点d；pmos管pm10的漏极和nmos管nm12的漏极相连，形成节点q；nmos管nm12的源极接地gnd。

忆阻器控制电路k1，由pmos管pm3的源极和pmos管pm4的源极相连，接电源vdd，形成忆阻器控制电路k1的供电端；pmos管pm3的漏极、nmos管nm5漏极和忆阻器m1的正极相连；pmos管pm3的栅极和cmos反相器inv2的节点b相连，接时钟信号clk1；nmos管nm5的源极接地gnd；nmos管nm5的栅极和cmos反相器inv1的节点a相连，接时钟信号clk1；pmos管pm4的栅极和cmos反相器inv1的节点m相连；pmos管pm4的漏极、nmos管nm6的漏极和忆阻器m1的负极相连；nmos管nm6的栅极和cmos反相器inv2的节点n相连；nmos管nm6的源极接地gnd。

忆阻器控制电路k2，由pmos管pm7的源极和pmos管pm8的源极相连，接电源vdd，形成忆阻器控制电路k2的供电端；pmos管pm7的漏极、nmos管nm9漏极和忆阻器m2的正极相连；pmos管pm7的栅极和cmos反相器inv4的节点d相连，接时钟信号clk2；nmos管nm9的源极接地gnd；nmos管nm9的栅极和cmos反相器inv3的节点c相连，接时钟信号clk2；pmos管pm8的栅极和cmos反相器inv3的节点p相连；pmos管pm8的漏极、nmos管nm10的漏极和忆阻器m2的负极相连；nmos管nm10的栅极和cmos反相器inv4的节点q相连；nmos管nm10的源极接地gnd。

忆阻器控制电路k1中，当时钟信号clk1是高电平时，nmos管nm5、pmos管pm4和cmos反相器inv1中nmos管nm7导通，此时忆阻器m1的负极电压高于正极电压，忆阻器处于高阻态；当时钟信号clk1是低电平时，pmos管pm3、nmos管nm6和cmos反相器inv2中pmos管pm6导通，此时忆阻器m1的正极电压高于负极电压，忆阻器处于低阻态。

忆阻器控制电路k2中，当时钟信号clk2是高电平时，nmos管nm9、pmos管pm8和cmos反相器inv3中nmos管nm11导通，此时忆阻器m2的负极电压高于正极电压，忆阻器处于高阻态；当时钟信号clk2是低电平时，pmos管pm7、nmos管nm10和cmos反相器inv4中pmos管pm10导通，此时忆阻器m2的正极电压高于负极电压，忆阻器处于低阻态。

图3是输入信号与输出信号随时间变化的波形图，此波形图的横坐标为仿真时间，纵坐标为输入信号和输出信号的电压，波形图由上至下分别表示时钟信号clk1的波形图、时钟信号clk2的波形图、输出信号out1的波形图、输出信号out2的波形图，仿真结果符合预期，证明了本发明电路的可行性。

在时钟信号clk1-clk2都为高电平时，输出信号out1的波形达到高电平电源电压vdd，输出信号out2的波形达到低电平0v，输出摆幅达到满幅输出；在时钟信号clk1-clk2都为低电平时，输出信号out1的波形达到高电平电源电压vdd，输出信号out2的波形达到3.658v，输出摆幅没有达到满幅输出；在时钟信号clk1-clk2再次都回到高电平时，输出信号out1的波形达到高电平电源电压vdd，输出信号out2的波形达到低电平0v，输出摆幅重新达到满幅输出，以此往复从而实现满幅自恢复功能。

图4是忆阻器m1和忆阻器m2的阻值随时间变化的波形图，此波形图的横坐标为仿真时间，纵坐标为忆阻器m1和忆阻器m2的阻值，忆阻器m1和忆阻器m2的低阻态为100ω，高阻态为10kω，波形图由上至下分别表示忆阻器m1的阻值随时间变化的波形图和忆阻器m2的阻值随时间变化的波形图。在时钟信号clk1-clk2作用下，忆阻器控制电路k1-k2使忆阻器m1和忆阻器m2在高阻态和低阻态之间迅速转换，仿真结果符合预期，证明了忆阻器在本发明电路中的状态准确、稳定，证明了本发明电路的可行性。

图3和图4均为使用ltspice软件仿真所得到的波形图。

以上所述仅为本发明的较好实施例，并不用以限制本发明，只要是在本发明范围内，对以上实施例的变化、变形都将落在本发明的保护范围之内。