一种铁电存储器调试区的读取电路及方法与流程

本发明涉及存储器技术领域，特别涉及一种铁电存储器调试区的读取电路及方法。

背景技术：

近年来，铁电存储器作为一种高写入速度和高读写次数的新型存储器，受到越来越多的关注。铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁电晶体管时，中心原子顺着电场停留在第一低能量状态，而当电场反转被施加到同一铁晶体管时，中心原子顺着电场的方向在晶体里移动并停留在第二低能量状态。大量中心原子在晶体单胞中移动并耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以用作存储器。

当移去电场以后，中心原子保持在低能量状态，存储器的状态也得以保存不会消失，因此可通过铁电畴在电场下反转形成的高极化电荷或者无反转形成的低极化电荷来判断存储单元是处于“1”还是“0”状态。铁电畴的反转不需要高电场，而是仅用一般的工作电压就可以改变存储单元的“1”或“0”的状态；也不需要电荷泵来产生高电压以进行数据擦除，因而没有擦写延迟。这种特性使得铁电存储器在掉电后仍能够继续保存数据，并且写入速度快且具有无限次写入寿命，不容易写坏。而且，与现有的非易失性内存技术相比，铁电存储器具有更高的写入速度和更长的读写寿命。

在铁电存储器的内部，除了提供给用户进行读写的存储单元阵列外，还存在一个区域，其用于存储铁电存储器自身的产品参数、维护数据等信息，专业技术人员通过对该区域进行读写操作，可实现铁电存储器产品的维护升级等操作。该区域可称作调试区(cam，cellaccessmemory)。目前，对所述调试区cam进行读取，是在铁电存储器在上电时进行操作，这种方式在读取过程中可能会受到电压抖动的影响，造成读取失败。

技术实现要素：

针对现有技术中的部分或全部问题，本发明提供一种铁电存储器调试区的读取电路，包括：

上电完成脉冲生成单元，包括反相器及第一上升沿脉冲发生器，用于根据上电信号生成上电完成脉冲，以使能读取控制单元及字线电压控制单元；

字线电压控制单元，其用于根据所述上电完成脉冲，控制所述调试区字线电压达到符合读取要求的数值；

读取控制单元，其用于根据所述上电完成脉冲，在指定时间间隔后，使能读取周期，逐字节读取所述调试区的数据；以及

第一计数单元，用于获取已读取的数据字节数量，以及生成读取完成信号。

进一步地，所述字线电压控制单元包括：

第一sr锁存器，其set端连接至所述第一上升沿脉冲发生器，reset端连接至第一计数单元，用于根据所述上电完成脉冲以及第一计数单元的输出，生成读取控制信号；以及

电压发生单元，其使能端连接至所述第一sr锁存器，用于根据所述读取控制信号，控制调试区字线电压达到符合读取要求的数值。

进一步地，所述读取电路还包括时钟信号生成单元，其使能端连接至所述第一sr锁存器，用于根据所述读取控制信号，生成系统时钟信号。

进一步地，所述指定时间间隔包括第一时间间隔以及第二时间间隔，所述第一时间间隔用于等待调试区字线电压到达指定值，以及所述第二时间间隔用于等待调试区字线达到读取要求。

进一步地，所述第一时间间隔以及第二时间间隔由d触发器组生成，所述d触发器组包含的d触发器的数量根据所述指定时间间隔确定，所述d触发器组由系统时钟信号上升沿触发。

进一步地，所述读取控制单元包括：

字线使能信号生成电路，包括第二sr锁存器，其用于根据所述第一时间间隔生成字线使能信号；

可读取信号生成电路，包括第三sr锁存器，其用于根据所述第二时间间隔生成可读取信号；

可读取信号重置电路，包括：

第四sr锁存器，其用于根据所述第二时间间隔以及可读取脉冲信号生成读取周期信号；

反相器，其与所述第四sr锁存器的输出端连接；

第二上升沿脉冲发生器，其输入端与所述反相器的输出端连接，用于根据所述读取周期信号的下降沿，生成可读取信号重置信号；

延时单元，其输入端与所述反相器的输出端连接；以及

第三上升沿脉冲发生器，其输入端与所述延时单元的输出端连接，用于在延时指定时间后，根据所述读取周期信号的下降沿，生成可读取脉冲信号。

进一步地，所述第一计数单元包括至少一个d触发器，其中所述d触发器的数量根据待读取的数据字节数确定。

本发明另一方面提供一种铁电存储器调试区的读取方法，包括：

在上电稳定后，控制调试区字线电压上升至指定电压值；

等待指定时间间隔后，逐字节读取所述调试区数据，且每读取一个字节，第一计数单元计数加一；以及

当所述第一计数单元计数值达到指定数值，完成读取操作。

进一步地，所述指定电压值大于铁电存储器连接的电源正电压。

本发明还提供一种铁电存储器，其包括如前所述的读取电路。

本发明提供的一种铁电存储器调试区的读取方法及电路，在铁电存储器上电完成后，进行调试区的数据读取。相较于现有技术中一上电即读取的方式，本发明的读取方法的读取操作在上电完成后进行，其根据上电信号的下降沿生成相应的读取使能信号，之后的读取操作均根据所述读取使能信号自动进行，而不受接入电压的影响，也就是说，在读取过程中，即便接入电压出现抖动甚至断电，也不会影响数据的读取，同时，已读取的数据写入寄存器中，断电不丢失。

附图说明

为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出本发明一个实施例的铁电存储器的读取示意图；

图2示出本发明一个实施例的铁电存储器的调试区读取时序示意图；

图3示出本发明一个实施例的上电完成脉冲生成单元的结构示意图；

图4示出本发明一个实施例的第二计数单元的结构示意图；

图5a-5c示出本发明一个实施例的读取控制单元的结构示意图；

图6示出本发明一个实施例的第一计数单元的结构示意图；

图7示出本发明一个实施例的铁电存储器的调试区读取电路的功能示意图；以及

图8示出本发明一个实施例的字线电压控制单元的结构示意图。

具体实施方式

以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

本发明可以是关于存储器，特别是关于铁电存储器。根据本发明的一个实施例，本发明的存储器的每个存储单元包括一个晶体管和一个铁电电容器，其中晶体管为cmos晶体管，其包括栅极、源极和漏极，晶体管的源极或者漏极与铁电电容器的一个极板连接。同一横向行的存储单元的晶体管的栅极共同连接同一条字线wl。同一纵向列的存储单元的晶体管的源极共同连接于同一条位线bl。存储单元的铁电电容远离晶体管的极板共同连接至同一个共同的板线pl。

本发明的存储单元的铁电电容，其包括上极板、下极板以及位于上下极板之间的铁电材料层(未图示)。在对铁电电容施加电场时，铁电材料层的铁电畴产生极化，铁电材料层的极化在撤去施加的电场时能够保持极化状态，因此根据铁电材料层的不同极化状态可以存储“0”或者“1”不同的数据。在读取数据时，铁电材料层不同的极化方向在施加的电场方向不同时会产生不同的电荷转移，会导致与存储单元连接的位线电压不同，因此根据存储单元的位线电压可以读取存储的数据是“0”还是“1”。

铁电存储器的读取如图1所示，在读取铁电单元存储的数据时，通过该单元的位线bl与参考线的电位差来判断该单元存储的数据。如图所示，当读取bl<0>、wl0对应单元的存储数据时，将wl0的电压置于高电平，使得连接wl0的传输晶体管源漏极路径导通，相当于存储节点bl0直接连接至位线bl<0>，其对应的参考点blref0根据同样的原理连接至参考线blref<0>，此时，通过位线与参考线上的电位差，即可判断该单元存储的数据。

在实际产品中，铁电存储器的内部的部分存储单元被称为调试区(cam，cellaccessmemory)，所述调试区用于存储铁电存储器自身的产品参数、维护数据等信息，相较于其他区域，其需要更高的访问权限，所述调试区主要用于铁电存储器产品的维护升级等操作。对于所述调试区的读取与其他存储单元相同，均需在收到读取命令后才可进入读取周期。现有技术中，所述读取命令通常在系统上电时生成，也就是一旦系统上电，即进行所述调试区的读取，读取操作过程中，系统电压逐步上升至指定值。然而，这种操作方式下，经常出现读取出错的问题。发明人经研究发现，导致该问题的主要原因在于，系统上电瞬间，受限于应用场景的用电环境或其他因素，接入电压可能存在抖动或干扰，从而不满足读取操作所需的电压要求，这就使得读取操作无法正常进行。基于上述洞察，发明人提供一种调试区的读取方法，其在上电完成，电压稳定后才进行调试区的读取，为了实现这一目的，发明人提供了相应的电路结构，使得上电完成后，系统能够自动生成读取控制逻辑或时序，自动完成指定字节的数据读取。下面结合实施例附图对本发明的方案做详细描述。

图2示出本发明一个实施例的铁电存储器的调试区读取时序示意图。如图2所示，铁电存储器的调试区读取时涉及的信号包括上电信号por、调试区字线电压信号wlramp、调试区字线电压高值信号wlcam_hv、上电完成脉冲pulse_after_por、读取控制信号read_after_por、系统时钟信号clkstm、字线使能信号encam、可读取信号readcam、读取周期信号read_cycle、可读取信号重置信号reset_readcam以及可读取脉冲信号pulse_readcam，下面对各个信号做详细描述。

上电信号por，用于标识系统上电进程，上电初始阶段，所述上电信号由低电平按一定斜率升至高电平，当到达指定电压之后，所述上电信号保持高电平一定时间，待电压稳定后，所述上电信号生成下降沿，且持续为低电平直至下次上电操作。

调试区字线电压信号wlramp，用于标识调试区字线的电压值，在生成读取控制信号后，所述调试区字线的电压逐步升至指定值，在本发明的一个实施例中，为了能够实现存储单元的读取，所述字线电压应当高于系统电压，例如，系统电压为3.3v，字线电压应该高于3.3v，例如可为3.7v。

调试区字线电压高值信号wlcam_hv，用于标识所述调试区字线的电压值达到指定值，即当所述调试区字线的电压值为指定值时，所述wlcam_hv信号位高电平，否则为低电平。

上电完成脉冲pulse_after_por，用于使能读取控制单元，其生成于所述上电信号por的下降沿，用于标识上电已完成，可开始进行调试区的读取操作，并启动读取操作。在本发明的一个实施例中，所述上电完成脉冲通过上电完成脉冲生成单元生成。图3示出本发明一个实施例的上电完成脉冲生成单元的结构示意图。如图3所示，所述上电完成脉冲生成单元包括反相器及第一上升沿脉冲发生器，所述反相器的输入与所述上电信号连接，输出端则连接至上升沿脉冲发生器，当上电完成，所述上电信号出现下降沿，通过反相器后，所述下降沿转换为上升沿，进而触发所述第一上升沿脉冲发生器，生成一个脉冲，即为上电完成脉冲。

读取控制信号read_after_por，其根据所述上电完成脉冲生成，在所述读取控制信号保持高电平的期间，可进行读取操作，当其为低电平时，则结束读取操作，在本发明的一个实施例中，通过第一计数单元获取已读取的字节数，并判断是否达到预设需读取字节数，若达到，则控制所述读取控制信号变为低电平，以结束读取操作。

系统时钟信号clkstm，其根据所述读取控制信号生成；

字线使能信号encam，其在第一指定数量系统时钟周期，即第一指定时间间隔后生成，用于标识字线电压已达到指定值，存储单元可被读取。在本发明的一个实施例中，所述第一指定数量系统时钟周期通过第二计数单元确定。图4示出本发明一个实施例的第二计数单元的结构示意图。如图4所示，所述第二计数单元包括若干个串联的d触发器，所述d触发器的具体数量需要根据所述第一指定数量系统时钟周期，即第一指定时间间隔确定。其中，由于所述第二计数单元用于计量系统时钟周期的数量，因此，第一个d触发器通过所述系统时钟信号的上升沿触发，后续d触发器则由前一个d触发器的反向输出触发。例如，在本发明的一个实施例中，根据测试得到的数据，字线电压通常能够在16个系统时钟周期内上升至指定数值，例如3.7v，因此，所述第一指定数量系统时钟周期优选为16个，因此，所述第二计数单元需要包含4个d触发器，可将其输出记为first16＝qcnt_b<4>xqcnt<3>xqcnt<2>xqcnt<1>xqcnt<0>。图5a示出本发明一个实施例的读取控制单元中生成所述字线使能信号encam的电路结构示意图。如图5a所示，所述字线使能信号通过第二sr锁存器生成，所述第二sr锁存器的set端与所述第二计数单元的输出连接，当所述第二计数单元中各个d触发器输出均为1时，所述第二sr锁存器输出置1，即形成字线使能信号encam。例如包含4个d触发器时，4个d触发器的输出均为1时，计数值qcnt_b为15，表示已计数16次，即已经过16个系统时钟周期，此时触发生成字线使能信号。

可读取信号readcam，其在第二指定数量系统时钟周期，及第二时间间隔后生成，用于进一步确保字线已准备完成，存储单元可被读取。在本发明的一个实施例中，所述第二指定数量系统时钟周期通过第三计数单元确定。在本发明的又一个实施例中，为了简化整体电路结构，所述第二指定数量系统时钟周期也通过第二计数单元确定，因此，所述第二指定数量系统时钟周期等于所述第一指定数量系统时钟周期second16＝qcnt_b<4>xqcnt<3>xqcnt<2>xqcnt<1>xqcnt<0>。应当理解的是，在本发明的其他实施例中，所述第二指定数量系统时钟周期也可以不等于所述第一指定数量系统时钟周期，则此时，可能需要一个额外的第三计数单元，所述第三计数单元结构可与所述第二计数单元类似，但d触发器数量不同，也可采用本领域常用的其他技术方式进行计数。还应当理解的是，第一时间间隔及第二时间间隔的作用在于保证字线已准备完成，因此，第一时间间隔及第二时间间隔可以根据实际需求设置，也可不设置第二时间间隔，而适当延长第一时间间隔，此时，所有在第二时间间隔后触发的信号，均在第一时间间隔后触发。图5b示出本发明一个实施例的读取控制单元中生成所述可读取信号readcam的电路结构示意图。如图5b所示，所述可读取信号通过第三sr锁存器生成，所述第三sr锁存器的set端与所述第二或第三计数单元的输出连接，生成字线使能信号后，所述第二或第三计数单元中各个d触发器输出均为1时，所述第三sr锁存器输出置1，即形成可读取信号readcam。

读取周期信号read_cycle，其由可读取信号或可读取脉冲信号触发，读取周期的长度根据读写控制电路中的延时模块确定，标识读取一个字节数据所需时间。图5c示出本发明一个实施例的读取控制单元中生成所述读取周期信号的电路结构示意图。如图5c所示，所述读取周期信号通过第四sr锁存器生成，所述第四sr锁存器的set端与所述第二或第三计数单元的输出以及可读取脉冲信号连接，生成字线使能信号后，所述第二或第三计数单元中各个d触发器输出均为1时或者出现可读取脉冲信号的上升沿时，所述第四sr锁存器输出置1，即触发读取周期信号read_cycle。

可读取信号重置信号reset_readcam，由所述读取周期信号的下降沿触发，用于标识一个字节数据的读取完成，每生成一个所述可读取信号重置信号，第一计数单元的计数值ram_qcnt加一，在本发明的一个实施例中，如图5c所示，所述可读取信号重置信号根据所述读取周期信号的下降沿，经由反相器转换为上升沿后，触发上升沿脉冲发生器生成。图6示出本发明一个实施例的第一计数单元的结构示意图。如图6所示，所述第一计数单元包括至少一个d触发器，其中所述d触发器的具体数量根据待读取的数据字节数确定，所述第一计数单元的整体结构与所述第二计数单元相似，不同之处在于，其第一个d触发器通过可读取信号重置信号触发。

可读取脉冲信号pulse_readcam，延迟指定时长delay后，由所述读取周期信号的下降沿触发，用于触发下一个读取周期信号，表示可开始读取下一个字节的数据，在本发明的一个实施例中，如图5c所示，所述可读取脉冲信号根据所述读取周期信号的下降沿，经由反相器转换为上升沿后，在经由上升沿延时器延迟预设时间后，触发上升沿脉冲发生器生成。

基于所述读取时序，可以看出，本发明实施例中的读取方法在关键在于，保证在上电完成，电压稳定，且字线电压达到要求后，再生成读取操作相关的一些控制信号，进而开始数据读取。图7示出本发明一个实施例的铁电存储器的调试区读取控制电路的功能示意图。如图7所示，所述读取控制电路根据readcam或者pulse_readcam信号触发读取操作的相关控制信号以及使能读取周期信号，进行读取操作。

在本发明的一个实施例中，调试区字线的电压通过字线电压控制单元，依据所述上电完成脉冲pulse_after_por控制。图8示出本发明一个实施例的字线电压控制单元的结构示意图。如图8所示，所述字线电压控制单元包括第一sr锁存器及电压发生单元(wlramphvunit)。其中，所述第一sr锁存器的set端连接至所述第一上升沿脉冲发生器，reset端连接至第一计数单元，其输出为读取控制信号read_after_por。当set端为1，且reset端为0，则所述第一sr锁存器的输出置1，即所述上电完成脉冲的上升沿可将所述第一sr锁存器的输出置1，即使得读取控制信号read_after_por为1(高电平)，进而可以进行读取操作，当set端为0，reset端为1时，所述第一sr锁存器的输出清零，即当第一计数单元的各位均为1或por信号为1(高电平)时，所述读取控制信号read_after_por变为0(低电平)，进而结束读取操作。所述电压发生单元的使能端连接至所述第一sr锁存器的输出端，当所述读取控制信号read_after_por为1(高电平)时，使能所述电压发生单元，进而控制调试区字线电压达到符合读取要求的数值，例如3.7v。同时，所述读取控制信号read_after_por为1(高电平)时，还使能系统内部时钟(internalclockforstm)，触发系统时钟信号clkstm。

基于上述调试区读取电路结构及时序，调试区数据的读取操作包括如下步骤，下述步骤均由所述读取电路自动完成：

在上电稳定后，即生成por下降沿时，通过生成上电完成脉冲，触发读取控制信号为高电平，启动读取操作，同时控制调试区字线电压上升至指定电压值，所述指定电压值应大于电源电压；

等待指定时间间隔后，逐字节读取所述调试区数据，且每读取一个字节，第一计数单元计数加一，其中，所述指定时间间隔由第二计数单元确定，可包括第一时间间隔以及第二时间间隔；以及

当所述第一计数单元计数值达到指定数值，完成读取操作。

本发明提供的一种铁电存储器调试区的读取方法及电路，在铁电存储器上电完成后，进行调试区的数据读取。相较于现有技术中一上电即读取的方式，本发明的读取方法的读取操作在上电完成后进行，其根据上电信号的下降沿生成相应的读取使能信号，之后的读取操作均根据所述读取使能信号自动进行，而不受接入电压的影响，也就是说，在读取过程中，即便接入电压出现抖动甚至断电，也不会影响数据的读取，同时，已读取的数据写入寄存器中，断电不丢失，提高了调试区数据读取的可靠性及稳定性。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。