半导体装置的制作方法

本文公开的技术和实现方式总体上涉及具有三维(3d)结构的半导体装置。

背景技术：

近年来，为了满足消费者对优异性能和较低成本的需求，对更高集成度的半导体装置的需求一直在增长。由于半导体装置的二维(2d)或一维(1d)的集成度主要取决于单元存储器单元所占据的区域或面积，因此2d或1d半导体装置的集成度受精细图案形成技术的影响很大。然而，对于更高程度的图案微型化(即，更精细的图案)通常需要超高成本的装置。因此，尽管2d半导体装置的集成度迅速增加，但是这种2d半导体装置的应用范围仍然受到限制。作为替代方案，为了克服上述限制，近来已经开发了其中存储器单元以三维(3d)结构布置的三维(3d)半导体装置，并且该半导体装置迅速被广泛使用。

技术实现要素：

所公开技术的各种实施方式涉及一种半导体装置，该半导体装置用于使传输晶体管被分配到存储器芯片和电路芯片，从而与层叠件数量的增加无关地减小半导体装置的尺寸。

在所公开技术的一方面，一种半导体装置可以包括：第一芯片，所述第一芯片被配置为包括逻辑电路；以及第二芯片，所述第二芯片层叠在第一芯片上并且被配置为包括存储器单元阵列。配置为将存储器单元阵列的行线连接至全局行线的至少一个传送电路被分配给第一芯片和第二芯片中的每一个。

在所公开技术的另一方面，一种半导体装置可以包括：第一芯片，所述第一芯片被配置为包括外围电路；以及第二芯片，所述第二芯片层叠在第一芯片上并且被配置为包括第一存储器单元阵列和第二存储器单元阵列。配置为将第一存储器单元阵列的多条行线和第二存储器单元阵列的多条行线连接至相应的全局行线的多个传送电路在第一芯片和第二芯片之间被划分。

应当理解，本文所公开的技术的上述一般描述和以下详细描述都是说明性和解释性的，并且旨在向本领域技术人员提供对本公开范围的进一步解释。

附图说明

参照结合附图考虑的以下详细描述，所公开技术的上述和其它特征以及有益方面将变得显而易见。

图1是例示根据本公开的一个实施方式的半导体装置的示例的框图。

图2是例示根据本公开的一个实施方式的图1的存储器块的单个等效电路的示意图。

图3是例示根据本公开的一个实施方式的半导体装置的示例的框图。

图4是例示根据本公开的一个实施方式的图3所示的逻辑电路的行解码器的示例的框图。

图5例示了根据本公开的一个实施方式的图3和图4所示的半导体装置的详细电路图的示例。

图6是例示根据本公开的一个实施方式的半导体装置的另一示例的示意图。

图7例示了根据本公开的一个实施方式的图6所示的半导体装置的详细电路图的示例。

图中每个元件的符号

110：存储器单元阵列

120：逻辑电路

具体实施方式

本专利文献提供了半导体装置的实现方式和示例，其基本上解决了与现有技术的限制或缺点有关的一个或更多个问题。所公开技术的一些实现方式提出了一种半导体装置，其用于允许将传输晶体管分配至存储器芯片和电路芯片，使得设置在每个层叠件中的传输晶体管的数量减少，而与层叠件的数量增加无关。所公开的技术描述了各种半导体装置，这些半导体装置具有独立于数量更大或不断增长的层叠件的密集布置的传输晶体管，由此可以改进高速操作的性能。

现在将详细参考本公开的在附图中例示了其实施方式和示例的方面。在所有附图中尽可能使用相同的附图标记指代相同或相似的部件。

与本公开的实施方式相关联，仅出于示例性目的公开了具体的结构和功能描述。实施方式表示有限数量的可能实施方式。在不脱离本公开的范围或精神的情况下，可以以各种方式来实现本公开的实施方式。

在描述本公开时，术语“第一”和“第二”可用于描述多个组件，但是这些组件在数量或顺序上不受术语的限制。这些术语可以用来区分一个组件与另一组件。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件，第二组件可以被称为第一组件。

本申请中使用的术语仅用于描述具体实施方式，而不旨在限制本公开。除非另有明确说明，否则单数表达可以包括复数表达。

除非另有定义，否则本文使用的包括技术术语或科学术语在内的所有术语具有与本领域技术人员所理解的含义相同的含义。可以对在通用字典中定义的术语进行分析以在相关技术的上下文中具有相同的含义，并且除非在本申请中明确定义，否则不应将其分析为具有理想的含义或过于正式的含义。本公开中使用的术语仅出于描述特定实施方式的目的，并且不旨在限制本公开。

图1是例示根据本公开的一个实施方式的半导体装置的示例的框图。

参照图1，半导体装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器121、页缓冲器电路122和外围电路123。

存储器单元阵列110可以包括多个存储器块(blk)。尽管未在图1中示出，但是每个存储器块(blk)可以包括多个单元串。

每个单元串可以包括彼此串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。存储器单元可以是易失性存储器单元或非易失性存储器单元。尽管为了便于描述将半导体装置100实现为垂直nand闪存装置，但是所公开技术的范围或精神不限于此。

存储器单元阵列110可以通过多条行线(rl)联接至行解码器121。行线(rl)可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可以通过多条位线(bl)联接至页缓冲器电路122。

行解码器121可以响应于来自外围电路123的行地址(x_a)而选择存储器单元阵列110中包含的存储器块(blk)中的任一个。另外，行解码器121可以在从外围电路123接收到行地址(x_a)时选择存储器单元阵列110中包含的一条或更多条行线。行解码器121可以将从外围电路123接收到的操作电压(x_v)发送至与选自存储器单元阵列110中所包含的多个存储器块(blk)中的存储器块联接的多条行线(rl)。

页缓冲器电路122可以包括分别联接至多条位线(bl)的多个页缓冲器(pb)。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号(pb_c)。页缓冲器电路122可以向外围电路123发送数据(data)以及从外围电路123接收数据(data)。页缓冲器电路122可以响应于页缓冲器控制信号(pb_c)而控制存储器单元阵列110中布置的多条位线(bl)。

例如，页缓冲器电路122可以响应于页缓冲器控制信号(pb_c)而检测存储器单元阵列110的任何位线(bl)的信号，使得页缓冲器电路122检测在存储器单元阵列110的任何存储器单元中所存储的数据并且响应于检测到的数据而将数据(data)发送至外围电路123。页缓冲器电路122可以响应于页缓冲器控制信号(pb_c)而基于从外围电路123接收的数据(data)向位线(bl)发送信号，使得页缓冲器电路122可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路122可以将数据写入与激活字线联接的存储器单元中，或者可以从该存储器单元中读出数据。

外围电路123可以从半导体装置100的外部接收命令(cmd)、地址(add)和控制信号(ctrl)，并且可以向半导体装置100的外部装置(例如，存储器控制器)发送数据(data)以及从半导体装置100的外部装置(例如，存储器控制器)接收数据(data)。外围电路123可以基于命令(cmd)、地址(add)和控制信号(ctrl)将数据写入存储器单元阵列110中。外围电路123可以输出用于从存储器单元阵列110读取输出数据的信号(例如，行地址(x_a)、页缓冲器控制信号(pb_c)等)。外围电路123不仅可以生成操作电压(x_v)，还可以生成半导体装置100需要的各种电压。

为了便于描述，下文将平行于基板的顶表面的同时彼此以直角交叉布置的两个方向定义为第一方向(fd)和第二方向(sd)，并且在下文中将垂直于基板的顶表面的另一垂直方向定义为第三方向(td)。

例如，第一方向(fd)可以对应于行线(字线)的延伸方向，并且第二方向(sd)可以对应于位线的延伸方向。第一方向(fd)和第二方向可以基本彼此垂直。第三方向(td)可以对应于与第一方向(fd)和第二方向(sd)中的每一个垂直的一个方向。在下面的描述中，为了便于描述，术语“垂直”或“垂直方向”可以与第三方向(td)基本相同。在附图中，由箭头表示的方向和与箭头方向相反的方向在下文中将基本上彼此相同。

图2是例示根据本公开的一个实施方式的图1的存储器块的单个等效电路的示意图。

参照图2，每个存储器块(blk)可以包括联接在公共源极线(csl)和多条位线(bl)之间的多个单元串(cstr)。

位线(bl)可以沿第二方向sd延伸，并且可以沿第一方向(fd)布置。多个单元串(cstr)可以并联联接至多条位线(bl)。多个单元串(cstr)可以共同联接至公共源极线(csl)。多个单元串(cstr)可以设置在单个公共源极线(csl)和多条位线(bl)之间。

每个单元串(cstr)可以包括联接至位线(bl)的漏极选择晶体管(dst)、联接至公共源极线(csl)的源极选择晶体管(sst)以及联接在漏极选择晶体管(dst)和源极选择晶体管(sst)之间的多个存储器单元(mc)。漏极选择晶体管(dst)、多个存储器单元(mc)和源极选择晶体管(sst)可以沿第三方向(td)彼此串联联接。

多条漏极选择线(dsl)、多条字线(wl)和源极选择线(ssl)可以布置在公共源极线(csl)和多条位线(bl)之间。漏极选择线(dsl)可以分别联接至与漏极选择线(dsl)分别对应的漏极选择晶体管(dst)的栅极。字线(wl)可以联接至分别与字线(wl)对应的存储器单元(mc)的栅极。源极选择线(ssl)可以联接至源极选择晶体管(sst)的栅极。共同联接至单条字线(wl)的多个存储器单元(mc)可以构成单个页。

图3是例示根据本公开的一个实施方式的半导体装置的示例的框图。

参照图3，半导体装置100可以包括存储器芯片c1(下文称为第二芯片)和电路芯片c2(下文称为第一芯片)。在图3中，半导体装置100可以包括其中存储器芯片c1沿第三方向(td)(即，垂直方向)层叠在电路芯片c2上的层叠结构。

存储器芯片c1可以包括在第三方向(td)(即，垂直方向)上形成在第一基板(未示出)上方的存储器单元阵列110和传送电路115(下文称为第二传送电路)。存储器芯片c1可以包括在第一方向(fd)上的第一表面s11和平行或基本平行的第二表面s12。可以将多个第一焊盘(pad1)共同设置在存储器芯片c1的第一表面s11。第一焊盘(pad1)可以联接至存储器单元阵列110和传送电路115。

传送电路115可以设置在存储器芯片c1中。传送电路115可以包括多个传输晶体管，该传输晶体管被配置为将从全局行线(稍后描述)接收的高电压提供给存储器单元阵列110。传送电路115可以包括数量为每平面单元的传输晶体管数量(例如，行线的数量)的一半的传输晶体管。例如，如果存储器单元阵列110中所包含的行线(rl)的数量(例如，字线wl的数量)被设置为n，则包含在传送电路115中的传输晶体管的数量可以由n/2来表示。

电路芯片(c2)可以包括在第三方向(td)(即，垂直方向)上设置在第二基板(未示出)上方的逻辑电路120。如先前在图1中所述，逻辑电路120可以包括行解码器121、页缓冲器电路122和外围电路123。另外，逻辑电路120可以包括传送电路127(即，第一传送电路)。传送电路127可以被包括在电路芯片c2中。传送电路127可以被包括在行解码器121中。为了便于描述，在图3中仅例示了行解码器121的构成元件当中的传送电路127。

传送电路127可以包括多个传输晶体管，该传输晶体管被配置为将从全局行线(稍后描述)接收的高电压提供给存储器芯片c1的存储器单元阵列110。传送电路127可以包括数量为每平面单元的传输晶体管数量的一半的传输晶体管。

例如，如果包含在存储器单元阵列110中的行线(rl)的数量(例如，字线wl的数量)被设置为n，则包含在传送电路127中的传输晶体管的数量由n/2表示。换句话说，从单个平面单元角度来看，一些传输晶体管可以被包含在传送电路115中，而剩余的传输晶体管可以被包含在传送电路127中。

电路芯片c2可以包括在第一方向(fd)上的表面s21(下文称为第一表面s21)和另一平行或基本平行的表面s22(下文称为第二表面s22)。可以将与多个第一焊盘(pad1)对应的多个第二焊盘(pad2)共同设置在电路芯片c2的第一表面s21。第二焊盘(pad2)可以联接至逻辑电路120。

电路芯片c2的表面s21可以接合至存储器芯片c1的第一表面s11，使得第一焊盘(pad1)可以联接至与其对应的第二焊盘(pad2)。每个第一焊盘(pad1)和与第一焊盘(pad1)对应的每个第二焊盘(pad2)可以具有基本相同的尺寸，并且可以彼此对称地布置。例如，每个第一焊盘(pad1)和每个第二焊盘(pad2)可以在通过将第一表面s21接合至第一表面s11来限定的接合表面上具有镜像对称结构。

半导体装置100中的层叠件的数量越多，所需的传输晶体管的数量就越多。结果，行解码器所占据的区域的尺寸可增大，并且在高速操作中性能可能劣化。因此，在具有存储器芯片c1和电路芯片c2的示例中，半导体装置可以在存储器芯片c1中包括具有所需传输晶体管的数量的一半的传输晶体管的传送电路115，可以在电路芯片c2中包括具有剩余一半的传输晶体管的传送电路127。因此，行解码器所占据的区域或面积可以与层叠件数量的增加成比例地减小。

图4是例示根据本公开的一个实施方式的包含在逻辑电路120中的行解码器121的示例的框图。

参照图4，行解码器121可以包括块解码器125、全局解码器126和传送电路127。根据实施方式，块解码器125和全局解码器126可以被共同提供给多个存储器块(blk)。另外，传送电路127可以连接至每个存储器块(blk)。

块解码器125可以向传送电路127的多个传输晶体管提供行线(即，字线)选择信号(blkwl)。在从外围电路123接收块选择信号(bsel)之后，块解码器125可以将用于选择存储器块(blk)的行线(rl)的行线选择信号(blkwl)发送至多个传输晶体管。

全局解码器126可以通过多条全局行线(gwl)联接至传送电路127。全局解码器126可以通过多条全局行线(gwl)将从外围电路123接收的操作电压发送至传送电路127。

传送电路127可以通过多条行线(rl)联接至存储器块(blk)。传送电路127可以联接至分别与多条行线(rl)对应的每条全局行线(gwl)。传送电路127可以响应于行线选择信号(blkwl)而将从多条全局行线(gwl)接收的高电压发送至多条行线(rl)。

图5例示了根据本公开的一个实施方式的图3和图4所示的半导体装置的详细电路图的示例。

参照图5，第二传送电路115可以被形成在存储器芯片c1中。第二传送电路115可以包括多个传输晶体管tr1至tr3，所述传输晶体管tr1至tr3被配置为响应于行线选择信号(blkwl)而将从全局行线(gwl)接收的高电压提供给存储器单元阵列110。第二传送电路115的传输晶体管tr1至tr3可以响应于行线选择信号(blkwl)而将多条全局行线(gwl)电联接至多条行线(rl)。结果，传输晶体管tr1至tr3可以联接在存储器单元阵列110的相应行线(rl)与全局行线(gwl)之间，使得传输晶体管tr1至tr3可以通过各自的栅极端子接收行线选择信号(blkwl)。

第二传送电路115可以被定位为与存储器单元阵列110相邻。第二传送电路115可以通过焊盘pad1和pad2以及全局行线(gwl)联接至形成在电路芯片c2中的全局解码器126。也就是说，第二传送电路115可以在层叠结构中设置在全局解码器126上方。例如，当存储器单元阵列110布置在中心区域中时，第二传送电路115和全局解码器126二者可以布置在存储器芯片c1和电路芯片c2的在第一方向(fd)上的左边缘区域。

另外，第一传送电路127可以形成在电路芯片c2中。第一传送电路127可以包括多个传输晶体管tr4至tr6，所述传输晶体管tr4至tr6被配置为响应于行线选择信号(blkwl)而将从全局行线(gwl)接收的高电压提供给存储器单元阵列110。传输晶体管tr4至tr6可以联接至存储器单元阵列110的行线(rl)和全局行线(gwl)，使得传输晶体管tr4至tr6可以通过它们各自的栅极端子接收行线选择信号(blkwl)。

第一传送电路127可以被定位为与外围电路123和块解码器125相邻。第一传送电路127可以通过焊盘pad1和pad2以及行线(rl)联接至存储器芯片c1中所形成的存储器单元阵列110。例如，当外围电路123被布置在中心区域中时，传送电路127和块解码器125二者可以布置在电路芯片c2的在第一方向(fd)上的右边缘区域。

电路芯片c2的第一传送电路127和存储器芯片c1的第二传送电路115可以通过它们各自的传输晶体管的栅极端子共同接收行线选择信号(blkwl)。因此，连接至电路芯片c2和存储器芯片c1的行线选择信号(blkwl)的线(或布线)可以由延伸的金属线形成。

为了便于描述和更好地理解所公开的技术，假设将半导体装置100的单个平面单元所需的传输晶体管的数量设置为n。第一传送电路127和第二传送电路115中的每一个可以包括如上所述的传输晶体管数量的一半的传输晶体管。例如，n/2个传输晶体管tr1至tr3可以被包括在第二传送电路115中，而剩余的n/2个传输晶体管tr4至tr6可以被包括在第一传送电路127中。在本公开的实施方式中，已经描述了在传送电路中包括一半数量的传输晶体管的示例。然而，本公开的实施方式不限于此，并且可以改变传输晶体管的数量。

图6是例示根据本公开的一个实施方式的半导体装置的另一示例的示意图。

参照图6，半导体装置100可以包括存储器芯片c1(下文称为第二芯片)和电路芯片c2(下文称为第一芯片)。在图6中，半导体装置100可以包括其中存储器芯片c1沿第三方向(td)(即，垂直方向)层叠在电路芯片c2上的层叠结构。

存储器芯片c1可以包括在第一基板(未示出)上沿第一方向(fd)布置的存储器单元阵列110_1和110_2、块解码器125_1和第二传送电路115_1和115_2。存储器芯片c1可以包括在第一方向(fd)上的第一表面s11和平行或基本平行的第二表面s12。可以在存储器芯片c1的第一表面s11共同设置多个第一焊盘(pad1)。第一焊盘(pad1)可以联接至存储器单元阵列110_1和110_2、块解码器125_1和第二传送电路115_1和115_2。

电路芯片c2可以包括形成在第二基板(未示出)上方的逻辑电路120_1，并且可以包括全局解码器126_1以及第一传送电路127_1和127_2。

如先前结合图1所描述的，逻辑电路120可以包括行解码器121、页缓冲器电路122和外围电路123。在图6中，逻辑电路120_1可以包括行解码器121_1、页缓冲器电路122_1和外围电路123_1(未示出)。逻辑电路120_1可以包括多个第一传送电路127_1和127_2，并且第一传送电路127_1和127_2可以被包括在行解码器121_1中。

包括在行解码器121_1中的块解码器125_1可以形成在存储器芯片c1中。另外，包括在行解码器121_1的构成元件中的全局解码器126_1可以形成在电路芯片c2中。

另外，与存储器单元阵列110_1对应的第二传送电路115_1和第一传送电路127_1中的每一个可以包括存储器单元阵列110_1所需的传输晶体管数量的一半的传输晶体管。另外，与存储器单元阵列110_2对应的第二传送电路115_2和第一传送电路127_2中的每一个可以包括存储器单元阵列110_2所需的传输晶体管数量的一半的传输晶体管。

图7例示了根据本公开的一个实施方式的图6所示的半导体装置的详细电路图。

参照图7，上存储器芯片c1沿第三方向(td)(即，垂直方向)布置在下电路芯片c2上方，并且一起构成平面单元。在平面单元中，设置在上存储器芯片c1上的块解码器125_1在第一方向(fd)上居中地布置在下电路芯片c2上所设置的全局解码器126_1上方。与存储器单元阵列110_1对应的第一传送电路127_1和第二传送电路115_1可以形成在位于具有存储器单元阵列110_1的第一子平面中的第一子区域(a)中。更具体地，第二传送电路115_1可以被定位为在上存储器芯片c1中与存储器单元阵列110_1相邻，并且第一传送电路127_1可以被定位为在下存储器芯片c2中与外围电路123_1相邻。

第二传送电路115_1可以沿第三方向(td)(即，垂直方向)设置在第一传送电路127_1上方。另外，第二传送电路115_1可以沿第一方向(fd)设置在存储器单元阵列110_1与块解码器125_1之间。第一传送电路127_1可以沿第一方向(fd)设置在外围电路123_1与全局解码器126_1之间。

第二传送电路115_1可以包括多个传输晶体管tr7至tr9，所述传输晶体管tr7至tr9被配置为响应于行线选择信号(blkwl)而将从全局行线(gwl)接收的高电压提供给存储器单元阵列110_1。传输晶体管tr7至tr9可以响应于行线选择信号(blkwl)而将多条全局行线(gwl)电联接至多条行线(rl)。例如，传输晶体管tr7至tr9可以联接在存储器单元阵列110_1共有的全局行线(gwl)与第一组行线(rl1)之间，使得传输晶体管tr7至tr9可以通过传输晶体管的栅极端子接收行线选择信号(blkwl)。

第一传送电路127_1可以包括多个传输晶体管tr10至tr12，所述传输晶体管tr10至tr12被配置为响应于行线选择信号(blkwl)而将从全局行线(gwl)接收到的高电压提供给存储器单元阵列110_1。传输晶体管tr10至tr12可以响应于行线选择信号(blkwl)而将多条全局行线(gwl)电联接到第二组行线(rl2)。例如，传输晶体管tr10至tr12可以联接在存储器单元阵列110_1共有的全局行线(gwl)与第二组行线(rl2)之间，使得传输晶体管tr10至tr12可以通过各自的栅极端子接收行线选择信号(blkwl)。

与存储器单元阵列110_2对应的第二传送电路115_2和第一传送电路127_2可以形成在位于具有存储器单元阵列110_2的第二子平面中的第二子区域(b)中。一个平面单元可以包括第一子平面和第二子平面。第二传送电路115_2可以在上存储器芯片c1处与存储器单元阵列110_2相邻，并且第一传送电路127_2可以在下电路芯片c2处与外围电路123_2相邻。

第二传送电路115_2可以沿第三方向(td)(即，垂直方向)设置在第一传送电路127_2上方。另外，第二传送电路115_2可以在第一方向(fd)上设置在块解码器125_1与存储器单元阵列110_2之间。第一传送电路127_2可以在第一方向(fd)上设置在全局解码器126_1和外围电路123_2之间。

第二传送电路115_2可以包括多个传输晶体管tr13至tr15，所述传输晶体管tr13至tr15被配置为响应于行线选择信号(blkwl)而将从全局行线(gwl)接收的高电压提供给存储器单元阵列110_2。传输晶体管tr13至tr15可以响应于行线选择信号(blkwl)而将多条全局行线(gwl)电联接至多条行线(rl)。例如，传输晶体管tr13至tr15可以联接在存储器单元阵列110_2共有的全局行线(gwl)与第三组行线(rl3)之间，使得传输晶体管tr13至tr15可以通过传输晶体管的栅极端子接收行线选择信号(blkwl)。

第一传送电路127_2可以包括多个传输晶体管tr16至tr18，所述传输晶体管tr16至tr18被配置为响应于行线选择信号(blkwl)而将从全局行线(gwl)接收的高电压提供给存储器单元阵列110_2。传输晶体管tr16至tr18可以响应于行线选择信号(blkwl)而将多条全局行线(gwl)电联接至多条行线(rl)。例如，传输晶体管tr16至tr18可以联接在存储器单元阵列110_2共有的全局行线(gwl)与第四组行线(rl4)之间，使得传输晶体管tr16至tr18可以通过它们各自的栅极端子接收行线选择信号(blkwl)。

为了便于描述和更好地理解所公开的技术，在示例中，对于总共两(2)个存储器单元阵列，存储器单元阵列110_1和110_2中的每一个被包括在半导体装置100的一个平面单元中。结果，对于一个平面单元，第二传送电路115_1、115_2和第一传送电路127_1、127_2一起包括两组传输晶体管。

另外，在一个示例中，存储器单元阵列110_1的行线rl1和rl2中的行线总数为n，而存储器单元阵列110_2的行线rl3和rl4中的行线总数也为n。

结果，联接至一个第二传送电路115_1的传输晶体管的数量可以由n/2表示。联接至一个第一传送电路127_1的传输晶体管的数量可以由n/2表示。因此，第二传送电路115_1和第一传送电路127_1被分组为一组，使得与存储器单元阵列110_1对应的传输晶体管的数量可以由n表示，其与行线rl1和rl2的数量相同。。

在第一子平面中，与存储器单元阵列110_1对应的一些传输晶体管tr7至tr9可以被包括在存储器芯片c1的第二传送电路115_1中，而剩余的传输晶体管tr10至tr12可以被包括在电路芯片c2的第一传送电路127_1中。

联接至第二传送电路115_2的传输晶体管的数量可以由n/2表示。联接至第一传送电路127_2的传输晶体管的数量可以由n/2表示。因此，第二传送电路115_2和第一传送电路127_2被分组为一组，使得与存储器单元阵列110_2对应的传输晶体管的数量可以由n(与行线rl3和rl4的数量相同)表示。

在第二子平面中，与存储器单元阵列110_2对应的一些传输晶体管tr13至tr15可以被包括在存储器芯片c1的第二传送电路115_2中，而剩余的传输晶体管tr16至tr18可以被包括在电路芯片c2的第一传送电路127_2中。

如上所述，块解码器125_1可以布置在平面单元的在存储器芯片c1中沿第一方向(fd)设置在第二传送电路115_1和115_2之间的中心区域中。全局解码器126_1可以布置在平面单元的在电路芯片c2中沿第一方向(fd)设置在第一传送电路127_1和127_2之间的中心区域中。换句话说，全局解码器126_1可以在第三方向(td)(即，垂直方向)上形成在块解码器125_1下方。如上所述，根据实施方式的半导体装置可以使多个传输晶体管能够以分布式方式布置，使得行解码器所占据的区域的尺寸可以减小。

从以上描述显而易见的是，根据所公开技术的实施方式的半导体装置可以通过分配传输晶体管以使尺寸最小化来减小装置占用面积，以增强装置的集成度，从而能够改善高速性能。

本领域技术人员将理解，在不脱离本公开的精神和实质特征的情况下，可以以不同于本文阐述的方式的其它特定方式来执行实施方式。因此，以上实施方式在所有方面都被解释为说明性的而非限制性的。本公开的范围应该由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，落入所附权利要求的含义和等同范围内的所有改变都旨在被包含在其中。另外，本领域技术人员将理解，在所附权利要求中彼此没有明确引用的权利要求可以组合地作为一个实施方式提出，或者在提交申请后通过随后的修改作为新的权利要求而被包括。

尽管已经描述了多个说明性实施方式，但是应该理解，本领域技术人员可以设计出将落入本公开的原理的精神和范围内的许多其它修改和实施方式。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置中可以进行多种变化和修改。除了组成部件和/或布置的变化和修改之外，替代使用对本领域技术人员也是显而易见的。

相关申请的交叉引用

本专利文献要求于2020年1月10日提交的韩国专利申请no.10-2020-0003697的优先权，该韩国专利申请的全部内容通过引用合并于本文中。