堆叠存储器件和包括堆叠存储器件的存储器系统的制作方法

堆叠存储器件和包括堆叠存储器件的存储器系统
1.相关申请的交叉引用
2.本申请要求于2019年10月11日提交的韩国专利申请第10-2019-0126120号的优先权，其整体内容通过引用合并于此。
技术领域
3.本公开内容的各实施方式涉及半导体装置，更具体地，涉及堆叠存储器件和包括该堆叠存储器件的存储器系统。


背景技术：

4.为了满足半导体装置的小型化和安装可靠性的需求，用于多个半导体芯片的封装技术已被持续开发。特别地，随着半导体存储器技术的迅速发展，对于半导体存储器芯片的封装技术逐渐需要高集成度和高性能。因此，越过其中使用导线和凸点将半导体存储器芯片二维地设置在印刷电路板(pcb)上的二维结构，正在开发涉及其中多个半导体存储器芯片垂直堆叠的三维结构的多种技术。
5.随着具有三维结构的堆叠存储器件被集成和小型化，提供给用于与系统通信的信号传输端口的焊盘的尺寸也在减小。例如，诸如微凸点的较小的焊盘的使用已经使得难于通过使用测试设备的引脚对焊盘进行直接测试。
6.近来，芯片上系统(soc)的形式的半导体装置被大量使用，其中存储器件和诸如cpu和gpu的存储器控制器被制造成单个封装形式。提供给该半导体装置的存储器件的焊盘可能具有未暴露于外部的结构。
7.因此，存储器件可以使用提供用于测试的分立的焊盘来执行测试。在被集成和小型化的存储器件中，测试焊盘的数目可能受到限制并且需要一种能够使用有限数目的测试焊盘来测试存储器件的技术。


技术实现要素：

8.本公开内容的各实施方式涉及能够通过读/写路径反馈数据并且使用反馈的数据来测试读/写路径上的电路的堆叠存储器件，以及包括该堆叠存储器件的系统。
9.在一个实施方式中，一种存储器件包括：数据焊盘以及第一数据选通焊盘和第二数据选通焊盘；数据选通信号生成电路，适于在测试读取操作期间生成读取数据选通信号、向第一数据选通焊盘输出读取数据选通信号、以及基于读取数据选通信号生成内部数据选通信号；输入电路，适于在测试读取操作期间反馈和接收输出到数据焊盘的数据；对准电路，适于基于内部数据选通信号而将输入电路接收到的数据对准；以及测试寄存器电路，适于对通过对准电路对准的数据执行预设操作以及存储通过预设操作获得的数据，其中测试寄存器电路在测试读取操作期间将存储的数据输出到读取路径。
10.在一个实施方式中，一种堆叠存储器件包括：核心芯片；以及基底芯片，其中基底芯片包括：读取控制块，适于将从核心芯片接收到的数据输出到数据焊盘；测试寄存器电
路，适于在测试读取操作期间将存储的数据输出到读取控制块；以及写入控制块，适于在测试读取操作期间将从读取控制块输出的数据反馈到数据焊盘以及将反馈的数据传送到测试寄存器电路。
11.在一个实施方式中，一种堆叠存储器件包括：核心芯片；以及基底芯片，其中基底芯片包括：读取控制块，适于将从核心芯片接收到的数据输出到数据焊盘；数据选通信号生成电路，适于在测试读取操作期间，生成读取数据选通信号并且基于读取数据选通信号生成内部数据选通信号；以及写入控制块，适于在测试读取操作期间反馈从读取控制块输出到数据焊盘的数据以及基于内部数据选通信号将反馈数据对准。
12.在一个实施方式中，一种用于测试堆叠存储器件的方法，该堆叠存储器件包括具有数据存储空间的核心芯片、数据焊盘、用于将读取数据从核心芯片传输到数据焊盘的读取路径以及用于将写入数据从数据焊盘传输到核心芯片的写入路径，包括：在堆叠存储器件的读取测试操作期间将测试数据输入到读取路径；将通过读取路径传递的测试数据经由数据焊盘传输到写入路径；接收通过写入路径传递的测试数据；对接收到的测试数据执行预设操作；将经历预设操作的测试数据与预定估值进行比较；以及基于经历预设操作的测试数据和预定估值之间的比较，确定读取路径、写入路径或者读取路径和写入路径是否是故障的。
13.根据本技术，在测试操作期间，存储器件可以通过其读/写路径反馈数据。此外，可以对反馈的数据执行操作并且通过存储器件的测试路径确认操作结果。因此，可以使用测试路径上的有限数目的测试焊盘来测试存储器件的读/写路径上的各种电路。此外，可以提高存储器件的测试操作效率，降低存储器件的制造成本。
14.通过以下结合附图的详细描述，本公开内容的这些和其他特征及优点对于本发明的领域的技术人员将变得明显。
附图说明
15.图1是示出根据本发明的各实施方式的半导体系统的示图。
16.图2是示出根据本发明的各实施方式的图1中所示的存储器件的示图。
17.图3是示出根据本发明的各实施方式的图2中所示的基底芯片的示图。
18.图4是示出根据本发明的各实施方式的图3中所示的数据选通信号生成电路的示图。
19.图5a和图5b是用于描述根据本发明的各实施方式的图4中所示的读取数据选通信号生成单元的操作的信号波形图。
20.图6是用于描述根据本发明的各实施方式的存储器件的操作的信号波形图。
具体实施方式
21.下文将参照附图更详细地描述各实施方式。然而，本发明可以通过不同的形式实施并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供以使得本公开内容将是详尽的和完整的，并且将向本领域技术人员全面传达本发明的范围。在本公开内容通篇中，在各个附图以及本发明的各实施方式中相同的附图标记表示相同的部件。
22.在本说明书通篇中，当一个元件被称为“连接到”或“耦接到”另一元件时，可以表
示前者元件直接连接到或耦接到后者元件或者可以通过置于它们之间的其他元件电连接到或耦接到后者元件。此外，当元件“包括”或“具有”部件时，意味着除非另有所指，否则该元件并不排除其他部件，而是还可以包括或具有另外的部件。此外，尽管说明书中描述的部件被表示为单数形式，但是本实施方式不限于此，而是相应的部件也可以以复数形式表示。
23.如图1中所示，根据本发明的各实施方式的半导体系统100可以具有芯片上系统(soc)结构。半导体系统100可以包括存储器件110、控制器120、中介层130和封装基板140。
24.存储器件110可以是易失性存储器件，诸如dram，或者可以是非易失性存储器件，诸如闪速存储器件、相变存储器件(pcram)、电阻式存储器件(reram)、铁电存储器件(feram)、磁存储器件(mram)和自旋注入磁存储器件(sttram)。替选地，存储器件110可以由易失性存储器件和非易失性存储器件中的两个或更多个的组合组成。根据一个实施方式，存储器件110可以是包括多个芯片的堆叠存储器件。将参照图2更详细地描述存储器件110的配置。
25.控制器120可以包括中央处理单元(cpu)、图形处理单元(gpu)、数字信号处理器(dsp)、应用处理器(ap)、控制器芯片、以及存储器控制器芯片等。
26.存储器件110和控制器120可以堆叠在中介层130上并且可以通过微凸点150彼此电连接。存储器件110和控制器120可以通过在中介层130中形成的信号路径而彼此通信。也就是说，存储器件110和控制器120的接口phy可以通过中介层130而彼此连接。
27.中介层130可以堆叠在封装基板140上，并且可以通过诸如凸点焊球和球栅阵列的电连接构件160电连接。用于传送信号的信号路径可以形成在中介层130和封装基板140中。
28.图2是示出根据本发明的各实施方式的图1中所示的存储器件110的示图。如图2中所示，存储器件110可以包括基底芯片210和堆叠在基底芯片21上的多个核心芯片220。
29.基底芯片210和核心芯片220可以通过垂直穿过核心芯片220的内部的硅通孔(tsv)(即穿通电极230)和微凸点240而彼此电连接，并且可以发送/接收信号。
30.在核心芯片220中，可以设置诸如用于存储数据的存储器单元阵列和存储器寄存器的数据存储空间。另一方面，在基底芯片210中，可以设置用于在核心芯片220和图1的控制器120之间传送数据的电路。当存储器件110被配置成这种形式时，输入/输出单元的数目可以显著增加，这在增加带宽方面会是有利的。配置成这种形式的存储器件110的示例可以包括高带宽存储器(hbm)。
31.根据一个实施方式的基底芯片210可以包括常规逻辑电路250和测试逻辑电路260。常规逻辑电路250可以包括用于控制存储器件110的诸如写入操作、读取操作和刷新操作的常规操作。测试逻辑电路260可以包括用于测试存储器件110的电路。测试逻辑电路260可以包括诸如内置自测试电路、自修复电路和自应力(self-stress)电路的各种测试相关的电路。
32.基底芯片210还可以包括多个常规端口270和多个测试端口280。基底芯片210可以通过多个常规端口270向控制器120发送/从控制器120接收存储器件110的常规操作所需的各种控制信号。例如，常规逻辑电路250可以通过多个常规端口270发送/接收时钟信号clk、命令cmd、数据选通信号wdqs和rdqs、以及数据dq等。
33.多个测试端口280可以与控制器120无关地由诸如测试设备的其他外部装置直接地和/或独立地访问，并且可以从外部装置接收测试操作所需的各种控制信号tin。测试逻
辑电路260可以允许存储器件110基于通过多个测试端口280接收到的控制信号tin来执行测试操作。测试逻辑电路260可以通过至少一个测试端口280输出存储器件110的测试操作结果信号tout。
34.测试逻辑电路260可以基于通过多个测试端口280接收到的控制信号tin生成存储器件110的测试操作所需的信号，并且将生成的信号通过测试路径290传送到常规逻辑电路250。通过这样做，测试逻辑电路260可以操作常规逻辑电路250，并且存储器件110可以在没有控制器120的控制的情况下执行测试操作。测试逻辑电路260可以通过测试路径290而从常规逻辑电路250接收测试操作结果，并且通过测试端口280输出测试操作结果信号tout。
35.多个常规端口270可以包括微凸焊盘。存储器件110可以通过多个微凸焊盘270与控制器120通信。也就是说，多个常规端口270可以通过在图1的中介层130中形成的信号路径连接到控制器120。
36.另一方面，多个测试端口280可以包括直接访问焊盘(direct access pad)。存储器件110可以通过多个测试端口280直接地或独立地与测试设备通信。
37.图3是示出根据本发明的各实施方式的图2中所示的基底芯片210的示图。如图2中所示，基底芯片210可以通过穿通电极(tsv)电连接到核心芯片220。
38.在读取操作期间，基底芯片210可以通过穿通电极(tsv)接收核心芯片220的读取数据。基底芯片210可以包括读取路径上的读取控制块rcb并且将从核心芯片220接收到的数据输出到数据焊盘31。读取控制块rcb可以包括读取寄存器电路310、第一对准电路320和输出电路330。
39.读取寄存器电路310可以在读取操作期间存储从核心芯片220输出的读取数据。读取寄存器电路310可以输出存储的数据作为并行数据rd0和fd0。第一对准电路320可以基于时钟信号clk而将从读取寄存器电路310输出的并行数据rd0和fd0串行化。第一对准电路320可以将串行化的数据传送到输出电路330。输出电路330可以通过数据焊盘31输出串行化的数据作为读取数据dq。
40.基底芯片210可以包括用于测试操作的数据压缩电路340。在测试操作中，数据压缩电路340可以压缩从读取寄存器电路310输出的并行数据rd0和fd0以生成测试操作结果信号tout。数据压缩电路340可以通过测试焊盘32将测试操作结果信号tout输出到外部。
41.如上文所述，不同于数据焊盘31，测试焊盘32可以包括由外部测试设备可以直接访问的引脚或焊球。此外，由于输出的是被数据压缩电路340压缩的数据，因此测试焊盘32较之数据焊盘31可以包括数目相对更少的引脚或焊球。通过使用测试焊盘32而非数据焊盘31，在测试操作期间，可以提高存储器件110的测试操作效率。
42.然而，当在测试操作期间使用测试焊盘32时，存储器件110的读取路径上的一些电路例如第一对准电路320和输出电路330的缺陷可能不能通过测试操作被检测到。此外，为了将使用测试焊盘32的测试操作的速度匹配预定标准，数据压缩电路340的输入端子的位置可能限于读取路径上。
43.根据本发明的一个实施方式，基底芯片210可以包括测试寄存器电路350、写入控制块wcb和数据选通信号生成电路380。写入控制块wcb可以包括在基底芯片210的写入路径上的第二对准电路360和输入电路370。
44.在写入操作期间，图1的控制器120可以向存储器件110传送写入数据dq。输入电路
370可以通过数据焊盘31接收从控制器120传送的写入数据dq。第二对准电路360可以基于内部数据选通信号dqs将从输入电路370输出的数据并行对准。通过第二对准电路360对准的数据rdi和fdi可以经由写入寄存器电路(未示出)通过穿通电极(tsv)被传送到核心芯片220。也就是说，在常规写入操作期间可以使用写入路径上的写入控制块wcb，将省略其详细描述。
45.根据一个实施方式，在测试读取操作期间，测试寄存器电路350可以将其中存储的数据输出到基底芯片210的读取路径，即读取控制块rcb。当测试模式信号tm被激活并且读取命令rd被输入时，测试寄存器电路350可以将初始数据传送到读取寄存器电路310。
46.在该情况下，读取控制块rcb中包括的读取寄存器电路310、第一对准电路320和输出电路330可以根据读取命令rd执行读取操作。也就是说，从读取寄存器电路310输出的数据可以经由读取控制块rcb被传送到数据焊盘31。
47.在测试读取操作期间，写入控制块wcb可以向测试寄存器电路350反馈从读取控制块rcb输出的数据。也就是说，当测试模式信号tm在测试读取操作期间被激活时，输入电路370可以被激活以将已被输出到数据焊盘31的数据dq反馈到第二对准电路360。
48.第二对准电路360可以基于内部数据选通信号dqs而将输入电路370反馈的数据对准，并且将对准的数据rdi和fdi传送到测试寄存器电路350。因此，测试寄存器电路350中存储的初始数据可以根据测试读取操作而经由读取路径被传送到数据焊盘31，并且可以被再次反馈到测试寄存器电路350。
49.测试寄存器电路350可以具有用于存储数据的存储空间，并且包括多输入签名寄存器(misr)。测试寄存器电路350可以对输入信号执行预设操作并且存储通过该操作获得数据。替选地，测试寄存器电路350可以将对输入信号执行预设操作的实际结果与预定估值进行比较以确定测试读取操作结果是通过还是失败，并且存储确定结果。尽管图3中没有示出，但是测试寄存器电路350可以通过测试焊盘32将存储的数据输出到外部。
50.基底芯片210还可以包括第一数据选通焊盘33和第二数据选通焊盘34。在读取操作期间，数据选通信号生成电路380可以响应于时钟信号clk以及从读取命令rd得到的第一输出控制信号outen1至第三输出控制信号outen3而生成读取数据选通信号rqds。读取数据选通信号rqds可以指示关于数据的输出时间点的信息并且可以通过第一数据选通焊盘33被传送到控制器120。
51.在写入操作期间，数据选通信号生成电路380可以通过第二数据选通焊盘34接收写入数据选通信号wdqs。数据选通信号生成电路380可以基于写入数据选通信号wdqs生成内部数据选通信号dqs。
52.根据一个实施方式，在测试读取操作期间，数据选通信号生成电路380可以生成读取数据选通信号rqds并且将生成的读取数据选通信号rqds输出到第一数据选通焊盘33。此外，数据选通信号生成电路380可以基于所生成的读取数据选通信号rqds生成内部数据选通信号dqs。将参照图4更详细地描述数据选通信号生成电路380。
53.图4是示出根据本发明的各实施方式的图3中所示的数据选通信号生成电路380的示图。数据选通信号生成电路380可以包括读取数据选通信号生成单元410和选择单元420。
54.读取数据选通信号生成单元410可以响应于测试模式信号tm而基于第一输出控制信号outen1至第三输出控制信号outen3来生成读取数据选通信号rqds。读取数据选通信号
生成单元410可以包括第一复用器mux1至第三复用器mux3以及第一逻辑门log1和第二逻辑门log2。
55.图2的基底芯片210可以包括对输入的命令rmd解码的解码电路(未示出)。例如，当读取命令rd被输入时，解码电路可以基于时钟信号clk对读取命令rd解码以生成输出使能信号outen。读取命令rd的输入时间点可以基于时钟信号clk来识别，并且在从识别到的输入时间点开始经过与读取延时对应的时间之后，可以激活输出使能信号outen。输出使能信号outen可以是指示根据读取操作的数据输出定时的信号。输出使能信号outen可以被移位以生成多个输出控制信号outen1至outen3，并且多个输出控制信号outen1至outen3中的每个可以用于控制基底芯片210的读取路径上的控制电路。将参照图5更详细地描述读取数据选通信号生成单元410根据第一输出控制信号outen1至第三输出控制信号outen3的操作。
56.选择单元420可以响应于测试模式信号tm而选择读取数据选通信号rqds和写入数据选通信号wdqs之一，并且输出所选择的信号作为内部数据选通信号dqs。选择单元420可以包括第四复用器mux4。当测试模式信号tm被激活(activate)时，选择单元420可以输出读取数据选通信号rqds作为内部数据选通信号dqs，并且当测试模式信号tm被去激活(deactivate)时，选择单元420可以输出写入数据选通信号wdqs作为内部数据选通信号dqs。
57.图5a和图5b是用于描述根据本发明的各实施方式的图4中所示的读取数据选通信号生成单元410的操作的信号波形图。图5a是其中在常规读取操作期间生成读取数据选通信号rqds的信号波形图，而图5b是其中在测试读取操作期间生成读取数据选通信号rqds的信号波形图。
58.参照图5a，在读取命令rd被输入时，可以生成第一输出控制信号outen1至第三输出控制信号outen3。在第一输出控制信号outen1至第三输出控制信号outen3中，第二输出控制信号outen2可以在与从读取命令rd的输入开始的读取延时对应的时间点处被激活。第一输出控制信号outen1和第三输出控制信号outen3可以通过相比第二输出控制信号outen2提前或延迟预定时间或设定时间而被生成。
59.当在常规读取操作期间测试模式信号tm被去激活时，图4的第一复用器mux1和第二复用器mux2可以分别选择并传送第一输出控制信号outen1和第三输出控制信号outen3。因此，即便第一输出控制信号outen1至第三输出控制信号outen3中的一个处于逻辑高电平，第一逻辑门log1仍可以将其输出信号激活到逻辑高电平。
60.第二逻辑门log2可以组合第一逻辑门log1的输出信号和时钟信号clk以生成选择信号sel。因此，选择信号sel可以响应于第一输出控制信号outen1至第三输出控制信号outen3而被激活至逻辑高电平。第三复用器mux3可以在选择信号sel处于高电平时段中和处于低电平时段中时交替地输出电源电压vdd和地电压vss，从而生成读取数据选通信号rqds。
61.因此，读取数据选通信号rqds可以具有包含三(3)个激活时段的波形，即与数据的输出时间点对应的激活时段、与相对于数据的输出时间点领先预定时间的时间点对应的激活时段(即前缀(pre-amble))、与相对于数据的输出时间点落后预定时间的时间点对应的激活时段(即后缀(post-amble))。当使用具有这样的波形的读取数据选通信号rqds时，可以确保接收数据的装置中的充分的数据裕度。
62.参照图5b，在根据本发明的各实施方式的测试读取操作期间，读取数据选通信号生成单元410可以仅响应于数据的输出时间点而生成读取数据选通信号rqds。当在测试读取操作期间测试模式信号tm被激活时，第一复用器mux1和第二复用器mux2可以分别阻挡第一输出控制信号outen1和第三输出控制信号outen3，并且传送具有地电压vss的电平的输出信号。因此，当第一输出控制信号outen1至第三输出控制信号outen3中的第二输出控制信号outen处于逻辑高电平时，第一逻辑门log1可以将其输出信号激活到逻辑高电平。
63.因此，选择信号sel可以响应于第二输出控制信号outen2被激活到逻辑高电平。读取数据选通信号rqds可以具有仅在数据的输出时间点处被激活的波形。
64.在测试读取操作期间，读取数据选通信号rqds可以被选择为内部数据选通信号dqs。内部数据选通信号dqs可用于将经由数据焊盘31反馈的数据并行对准。特别地，当测试寄存器电路350包括misr时，测试读取操作可以基于内部数据选通信号dqs而被执行。
65.因此，在测试读取操作期间，在读取数据选通信号rqds被生成时可以去除前缀和后缀，使得可以估计能够由misr执行的预设操作的结果。通过将估值与在测试读取操作期间由misr执行的预设操作的实际结果进行比较，可以根据估值是否与由misr执行的预设操作的实际结果匹配来确认读取路径和写入路径的缺陷。
66.图6是用于描述根据本发明的各实施方式的存储器件的操作的信号波形图。
67.在测试模式信号tm被激活以及读取命令rd被输入时，存储器件可以执行测试读取操作。在测试读取操作期间，图3的测试寄存器电路350中存储的初始数据可以被输出到图3的读取控制块rcb。响应于读取命令rd，读取控制块rcb可以执行读取操作并且将从读取寄存器电路310输出的数据传送到图3的数据焊盘31作为读取数据d0和d1。
68.在测试读取操作期间，图3的数据选通信号生成电路380可以基于测试模式信号tm和从读取命令rd得到的输出控制信号outen1至outen3来生成读取数据选通信号rqds。此外，数据选通信号生成电路380可以基于所生成的读取数据选通信号rqds来生成内部数据选通信号dqs。
69.在测试读取操作期间，图3的写入控制块wcb可以将输出到数据焊盘31的读取数据d0和d1反馈。写入控制块wcb可以基于内部数据选通信号dqs将反馈数据并行对准并且将对准的数据d0’和d1’传送到测试寄存器电路350。测试寄存器电路350可以对对准的数据d0’和d1’执行预设操作并且存储通过预设操作获得的数据。
70.在其中测试模式信号tm已被激活的状态下，每当读取命令rd被输入时，测试寄存器电路350中存储的数据可以连续输出到数据焊盘31作为读取数据d2和d3，可以被再次反馈，并且可以经历预设操作。测试寄存器电路350可以将通过预设操作获得的输出数据输出到图3的测试焊盘32。因此，可以将通过常规读取操作获得的预期数据与通过预设操作获得的数据进行比较，并且可以通过使用有限数目的测试焊盘32来测试存储器件的读/写路径上的电路。
71.尽管出于说明的目的已描述了各实施方式，但是本领域技术人员将认识到，在不偏离如所附权利要求限定的本发明的精神和范围的前提下，可以进行各种修改和变型。