SRAM存储单元电路的制作方法

本发明涉及集成电路技术领域，尤其是涉及一种sram存储单元电路。

背景技术：

目前sram的主流单元为6t结构，请参考图1，图1为传统的6tsram存储单元电路结构示意。为了能使6t单元工作在超低电压，设计者往往会增大晶体管尺寸，但调整后的6t单元会带来更大的静态功耗，从而使得整体sram存储单元阵列的功耗显著增加。超低电压电路是指电源电压处于晶体管阈值电压附近的电路，凭借自身在满足应用需求的前提下具备超低功耗而被广泛应用在sram中。然而，随着电源电压的降低，由于sram具有较大存储规模且存储单元的激活概率低的特点，sram存储单元阵列的静态功耗成为整个片上系统功耗的主要组成部分。

因此，需要提出一种可以有效降低静态功耗的sram存储单元。

技术实现要素：

本发明的目的在于提供一种sram存储单元电路，用于解决现有技术中sram存储单元阵列的静态功耗较大的问题。

为了解决以上技术问题，本发明提出一种sram存储单元电路，包括：

第一pmos管、第三pmos管、第一nmos管、第三nmos管构成的第一反相器；

第二pmos管、第四pmos管、第二nmos管、第四nmos管构成的第二反相器；

所述第一反相器与所述第二反相器构成一负反馈电路以降低所述sram存储单元电路的漏电流。

可选地，还包括第五pmos管构成第一下拉网络旁路以及第六pmos管构成第二下拉网络旁路；

所述第一下拉网络旁路与所述第一反相器连接；

所述第二下拉网络旁路与所述第二反相器连接。

可选地，还包括第五nmos管以及第六nmos管；

所述第三nmos管的源极以及所述第四nmos管的源极与一电源电压连接，所述第三nmos管的漏极与所述第一pmos管的源极连接，所述第五nmos管的漏极与所述第一pmos管的栅极、所述第一nmos管的栅极、所述第四pmos管的栅极、所述第四nmos管的栅极、所述第二pmos管的漏极以及所述第二nmos管的漏极连接，所述第一pmos管的漏极和所述第一nmos管的漏极与所述第二nmos管的栅极、所述第二pmos管的栅极、所述第三nmos管的栅极、所述第三pmos管的栅极以及所述第六nmos管的漏极连接，所述第一nmos管的源极与所述第三pmos管的漏极以及所述第五pmos管的漏极连接；

所述第三pmos管的源极、所述第四pmos管的源极、所述第五pmos管的源极以及所述第六pmos管的源极与地电压连接，所述第四nmos管的漏极与所述第二pmos管的源极连接，所述第二nmos管的源极与所述第四pmos管的漏极以及所述第六pmos管的漏极连接；

所述第五nmos管的栅极和所述第六nmos管的栅极与字线连接，所述第五nmos管的源极与位线连接，所述第六nmos管的源极与位线非连接，所述第五pmos管的栅极和所述第六pmos管的栅极用作使能端。

可选地，所述第一pmos管、所述第二pmos管、所述第三pmos管、所述第四pmos管、所述第五pmos管以及所述第六pmos管的体端均与所述电源电压相连，所述第一nmos管、所述第二nmos管、所述第三nmos管、所述第四nmos管、所述第五nmos管以及所述第六nmos管的体端均与地电压连接。

可选地，所述sram存储单元电路在保持数据期间时：所述使能端为高电平，所述使能端的电压值高于所述电源电压；

所述sram存储单元电路在数据读写期间时：所述使能端为低电平，所述使能端的电压值低于地电压。

可选地，还包括:

第五nmos管和第五pmos管构成的第一旁路；

第六nmos管和第六pmos管构成的第二旁路；

所述第一旁路与所述第一反相器连接，所述第二旁路与所述第二反相器连接。

可选地，还包括第七nmos管以及第八nmos管；

所述第三nmos管的源极、所述第四nmos管的源极、所述第五nmos管的源极以及所述第六nmos管的源极与一电源电压连接，所述第三nmos管的漏极以及所述第五nmos管的漏极与所述第一pmos管的源极连接，所述第七nmos管的漏极与所述第一pmos管的栅极、所述第一nmos管的栅极、所述第四pmos管的栅极、所述第四nmos管的栅极、所述第二pmos管的漏极以及所述第二nmos管的漏极连接，所述第一pmos管的漏极和所述第一nmos管的漏极与所述第二nmos管的栅极、所述第二pmos管的栅极、所述第三nmos管的栅极、所述第三pmos管的栅极以及所述第八nmos管的漏极连接，所述第一nmos管的源极与所述第三pmos管的漏极以及所述第五pmos管的漏极连接；

所述第三pmos管的源极、所述第四pmos管的源极、所述第五pmos管的源极以及所述第六pmos管的源极与地电压连接，所述第四nmos管的漏极以及所述第六nmos的漏极与所述第二pmos管的源极连接，所述第二nmos管的源极与所述第四pmos管的漏极以及所述第六pmos管的漏极连接；

所述第七nmos管的栅极和所述第八nmos管的栅极与字线连接，所述第七nmos管的源极与位线连接，所述第八nmos管的源极与位线非连接，所述第五nmos管的栅极和所述第六nmos管的栅极用作使能端，所述第五pmos管的栅极和所述第六pmos管的栅极用作使能非端。

可选地，所述第一pmos管、所述第二pmos管、所述第三pmos管、所述第四pmos管、所述第五pmos管以及所述第六pmos管的体端均与所述电源电压相连；

所述第一nmos管、所述第二nmos管、所述第三nmos管、所述第四nmos管、所述第五nmos管、所述第六nmos管、所述第七nmos管以及所述第八nmos管的体端均与地电压连接。

可选地，所述sram存储单元电路在保持数据期间时：所述使能端为低电平，所述使能端的电压值低于地电压，所述使能非端为高电平，所述使能非端的电压值高于电源电压；

所述sram存储单元电路在数据读写期间时：所述使能端为高电平，所述使能端的电压值高于电源电压，所述使能非端为低电平，所述使能非端的电压值低于地电压。与现有技术相比，本发明具有以下有益效果：

1、本发明提出了一种sram存储单元电路，包括第一反相器以及第二反相器，所述第一反相器包括第一pmos管、第三pmos管、第一nmos管、第三nmos管。所述第二反相器包括第二pmos管、第四pmos管、第二nmos管、第四nmos管，所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。本发明的电路中第一pmos管、第三pmos管、第一nmos管和第三nmos管构成的第一反相器，相比于传统的反相器，第三pmos管和第三nmos管能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，第二pmos管、第四pmos管、第二nmos管和第四nmos管构成的第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。

2、由于处于导通状态的第五nmos管和第六nmos管驱动强度大于第一反相器和第二反相器的上拉或下拉网络，本申请的sram存储单元电路进行写操作时的稳定性相比于传统6t存储单元电路有进一步提升。

附图说明

图1为传统的6tsram存储单元电路结构示意图；

图2为实施例一提供的一种sram存储单元电路的结构示意图；

图3为图2所示电路的工作原理波形图；

图4为传统的6tsram存储单元电路和本申请实施例一中sram存储单元电路在不同电压下的静态功耗对比示意图；

图5为实施例二提供的一种sram存储单元电路的结构示意图；

图6为图5所示电路的工作原理波形图；

图7为传统的6tsram存储单元电路和本申请实施例二中sram存储单元电路在不同电压下的静态功耗对比示意图；

图8为传统的6tsram存储单元电路和本申请实施例二中sram存储单元电路在不同电压下的读功耗对比示意图；

图9为传统的6tsram存储单元电路和本申请实施例二中sram存储单元电路在不同电压下的写功耗对比示意图；

其中，图2和图5中：p1-第一pmos管，p2-第二pmos管，p3-第三pmos管，p4-第四pmos管，p5-第五pmos管，p6-第六pmos管，n1-第一nmos管，n2-第二nmos管，n3-第三nmos管，n4-第四nmos管，n5-第五nmos管，n6-第六nmos管，n7-第七nmos管，n8-第八nmos管，wl-字线，bl-位线，blb-位线非，en-使能信号，enb-使能非信号，vdd-电源电压，vss-地电压，qb-第一存储节点，q-第二存储节点，lu-第一中间节点，ru-第二中间节点，ld-第三中间节点，rd-第四中间节点。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

请参考图2，本发明实施例提出一种sram存储单元电路，包括第一反相器以及第二反相器，所述第一反相器包括第一pmos管p1、第三pmos管p3、第一nmos管n1、第三nmos管n3；所述第二反相器包括第二pmos管p2、第四pmos管p4、第二nmos管n2、第四nmos管n4；所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。

与现有技术不同之处在于，本发明提出了一种sram存储单元电路，包括第一反相器以及第二反相器，所述第一反相器包括第一pmos管p1、第三pmos管p3、第一nmos管n1、第三nmos管n3。所述第二反相器包括第二pmos管p2、第四pmos管p4、第二nmos管n2、第四nmos管n4，所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。本发明的电路中第一pmos管p1、第三pmos管p3、第一nmos管n1和第三nmos管n3构成的第一反相器，相比于传统的反相器，第三pmos管p3和第三nmos管n3能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，第二pmos管p2、第四pmos管p4、第二nmos管n2和第四nmos管n4构成的第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成负反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。

以下结合两个具体实施例来说明以上发明思想：

实施例一

请参考图2，本实施例提出的所述sram存储单元电路还包括第五pmos管p5构成第一下拉网络旁路，所述第一下拉网络旁路与所述第一反相器连接。

进一步地，请继续参考图2，所述sram存储单元电路还包括第六pmos管p6构成第二下拉网络旁路，所述第二下拉网络旁路与所述第二反相器连接。由于处于导通状态的第五nmos管和第六nmos管驱动强度大于第一反相器和第二反相器的上拉或下拉网络，本申请的sram存储单元电路进行写操作时的稳定性相比于传统6t存储单元电路有进一步提升。

可选地，请继续参考图2，所述sram存储单元电路还可包括第五nmos管以及第六nmos管，基于此，可见本申请中所述sram存储单元电路的结构为一个12tsram存储单元电路，其各个部件的连接关系具体如下：

所述第三nmos管n3的源极以及所述第四nmos管n4的源极与一电源电压vdd连接，所述第三nmos管n3的漏极与所述第一pmos管p1的源极连接，所述第五nmos管的漏极与所述第一pmos管p1的栅极、所述第一nmos管n1的栅极、所述第四pmos管p4的栅极、所述第四nmos管n4的栅极、所述第二pmos管p2的漏极以及所述第二nmos管n2的漏极连接，所述第一pmos管p1的漏极和所述第一nmos管n1的漏极与所述第二nmos管n2的栅极、所述第二pmos管p2的栅极、所述第三nmos管n3的栅极、所述第三pmos管p3的栅极以及所述第六nmos管的漏极连接，所述第一nmos管n1的源极与所述第三pmos管p3的漏极以及所述第五pmos管p5的漏极连接。

所述第三pmos管p3的源极、所述第四pmos管p4的源极、所述第五pmos管p5的源极以及所述第六pmos管p6的源极与地电压连接，所述第四nmos管n4的漏极与所述第二pmos管p2的源极连接，所述第二nmos管n2的源极与所述第四pmos管p4的漏极以及所述第六pmos管p6的漏极连接。

所述第五nmos管的栅极和所述第六nmos管的栅极与字线连接，所述第五nmos管的源极与位线连接，所述第六nmos管的源极与位线非连接，所述第五pmos管p5的栅极和所述第六pmos管p6的栅极用作使能端。

可选地，所述第一pmos管p1、所述第二pmos管p2、所述第三pmos管p3、所述第四pmos管p4、所述第五pmos管p5以及所述第六pmos管p6的体端均与所述电源电压vdd相连，所述第一nmos管n1、所述第二nmos管n2、所述第三nmos管n3、所述第四nmos管n4、所述第五nmos管以及所述第六nmos管的体端均与地电压连接。

具体地，所述sram存储单元电路还包括第一存储节点qb以及第二存储节点q，所述第一pmos管p1的漏极设置为所述第一存储节点qb，所述第二pmos管p2的漏极设置为所述第二存储节点q。所述sram存储单元电路还可包括第一中间节点lu、第二中间节点ru、第三中间节点ld、第四中间节点rd，所述第一pmos管p1的源极设置为所述第一中间节点lu，所述第二pmos管p2的源极设置为所述第二中间节点ru，所述第一nmos管n1的源极设置为所述第三中间节点ld，所述第二nmos管n2的源极设置为所述第四中间节点rd。

请参考图2和图3，图3为本发明所述sram存储单元电路的工作原理波形示意图，以下结合具体保持以及读写操作的应用示例来说明本申请提出的所述sram存储单元电路的技术方案：

当所述sram存储单元电路进行保持操作时，在所述sram存储单元电路保持数据期间，字线wl为低于地电平的负压，这样所述第五nmos管和所述第六nmos管处于深度截止状态，位线以及位线非上的信号变化无法对第一存储节点qb以及第二存储节点q产生影响。

使能信号为高于电源电压vdd的高电平，由第五pmos管p5构成的第一下拉网络旁路，第六pmos管p6构成的第二下拉网络旁路均处于深度截止状态，无法对第一存储节点qb以及第二存储节点q产生影响。

本发明的电路中所述第一pmos管p1、所述第三pmos管p3、所述第一nmos管n1和所述第三nmos管n3构成所述第一反相器，相比于传统的反相器，所述第三pmos管p3和所述第三nmos管n3能够在确保反相功能的前提下利用所述第一中间节点lu和所述第三中间节点ld的节点电压将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，所述第二pmos管p2、所述第四pmos管p4、所述第二nmos管n2和所述第四nmos管n4构成所述第二反相器，相比于传统反相器具有更低的静态功耗。所述第一反相器和所述第二反相器形成反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。

当所述sram存储单元电路进行写操作时，由于写0和写1操作相似，在本实施例中仅以写数据0到所述sram存储单元电路为例来说明数据的写入操作。

在写数据期间，使能信号为低于地电平的负压，由所述第五pmos管p5构成的所述第一下拉网络旁路，和所述第六pmos管p6构成的所述第二下拉网络旁路均处于导通状态，弥补了所述第一反相器和所述第二反相器下拉网络的驱动能力。

同时，字线wl为高于电源电压vdd的高电平，此时，所述第五nmos管和所述第六nmos管处于强导通状态。所述第二pmos管p2和所述第二nmos管n2的漏极、所述第一pmos管p1、所述第一nmos管n1、所述第四pmos管p4和所述第四nmos管n4的栅极与位线bl导通。由于位线bl为低电平0，假设所述第二存储节点q为高电平1，则所述第二存储节点q会通过所述第五nmos管放电，逐渐写入新的数据0。与此同时，所述第一pmos管p1和所述第一nmos管n1的漏极、所述第二pmos管p2、所述第二nmos管n2、所述第三pmos管p3和所述第三nmos管n3的栅极与位线非blb导通，新的数据1逐渐写入所述第一存储节点qb。由于第一反相器和第二反相器构成了反馈回路，新的数据能够快速进入稳定状态。同时由于处于导通状态的所述第五nmos管和所述第六nmos管驱动强度大于所述第一反相器和所述第二反相器的上拉或下拉网络，写稳定性相比于传统6t存储单元电路有进一步提升。

当所述sram存储单元电路进行读操作时，在读操作时字线wl为高于电源电压vdd的高电平，位线bl和位线非blb预充为高电平，使能信号为低于地电平的负压。所述第五nmos管、所述第六nmos管、所述第五pmos管p5和所述第六pmos管p6均处于导通状态。若此时所述第二存储节点q为0，所述第一存储节点qb为1，则位线bl通过所述第五nmos管、所述第二nmos管n2、所述第四pmos管p4和所述第六pmos管p6进行放电。其中，由于所述第六pmos管p6的栅极接使能信号，其处于强导通状态，即所述第四中间节点rd和地之间的压降为0，这样能够增强放电电流，提升读稳定性。

请参考图4，图4为分别基于传统6t存储单元电路和本发明提出的具有极低静态功耗的sram存储单元电路所构成的存储阵列在不同电源电压vdd下的静态功耗对比示意图。可以看到，本发明所提出的sram存储单元电路的静态功耗较传统6t存储单元结构由明显改善。当电源电压vdd为0.4v时，本发明所提出的结构将静态功耗降低了435倍。

实施例二

请参考图5，本实施例中所述sram存储单元电路还包括第七nmos管n7以及第八nmos管n8，基于此，可见本申请中所述sram存储单元电路的结构为一个14tsram存储单元电路，其各个部件的连接关系具体如下：

所述第三nmos管n3的源极、所述第四nmos管n4的源极、所述第五nmos管n5的源极以及所述第六nmos管n6的源极与一电源电压vdd连接，所述第三nmos管n3的漏极以及所述第五nmos管n5的漏极与所述第一pmos管p1的源极连接，所述第七nmos管n7的漏极与所述第一pmos管p1的栅极、所述第一nmos管n1的栅极、所述第四pmos管p4的栅极、所述第四nmos管n4的栅极、所述第二pmos管p2的漏极以及所述第二nmos管n2的漏极连接，所述第一pmos管p1的漏极和所述第一nmos管n1的漏极与所述第二nmos管n2的栅极、所述第二pmos管p2的栅极、所述第三nmos管n3的栅极、所述第三pmos管p3的栅极以及所述第八nmos管n8的漏极连接，所述第一nmos管n1的源极与所述第三pmos管p3的漏极以及所述第五pmos管p5的漏极连接。

所述第三pmos管p3的源极、所述第四pmos管p4的源极、所述第五pmos管p5的源极以及所述第六pmos管p6的源极与地电压vss连接，所述第四nmos管n4的漏极以及所述第六nmos的漏极与所述第二pmos管p2的源极连接，所述第二nmos管n2的源极与所述第四pmos管p4的漏极以及所述第六pmos管p6的漏极连接。

所述第七nmos管n7的栅极和所述第八nmos管n8的栅极与字线连接，所述第七nmos管n7的源极与位线连接，所述第八nmos管n8的源极与位线非连接，所述第五nmos管n5的栅极和所述第六nmos管n6的栅极用作使能端，所述第五pmos管p5的栅极和所述第六pmos管p6的栅极用作使能非端。

可选地，所述第一pmos管p1、所述第二pmos管p2、所述第三pmos管p3、所述第四pmos管p4、所述第五pmos管p5以及所述第六pmos管p6的体端均与所述电源电压vdd相连。所述第一nmos管n1、所述第二nmos管n2、所述第三nmos管n3、所述第四nmos管n4、所述第五nmos管n5、所述第六nmos管n6、所述第七nmos管n7以及所述第八nmos管n8的体端均与地电压vss连接。

具体地，所述sram存储单元电路还包括第一存储节点qb以及第二存储节点q，所述第一pmos管p1的漏极设置为所述第一存储节点qb，所述第二pmos管p2的漏极设置为所述第二存储节点q。

所述sram存储单元电路还包括第一中间节点lu、第二中间节点ru、第三中间节点ld以及第四中间节点rd，所述第一pmos管p1的源极设置为所述第一中间节点lu，所述第二pmos管p2的源极设置为所述第二中间节点ru，所述第一nmos管n1的源极设置为所述第三中间节点ld，所述第二nmos管n2的源极设置为所述第四中间节点rd。

请参考图5和图6，图6为本发明所述sram存储单元电路的工作原理波形示意图，以下结合具体保持以及读写操作的应用示例来说明本申请提出的所述sram存储单元电路的技术方案：

当所述sram存储单元电路进行保持操作时，在所述sram存储单元电路保持数据期间，字线wl为低于地电压vss的负压，第七nmos管n7和第八nmos管n8被置于深度截止状态，位线bl、位线非blb上的信号变化无法对所述第一存储节点qb和所述第二存储节点q产生影响。

使能信号en为低于地电压vss的负压，使能非信号enb为高于电源电压vdd的高电平，由第五nmos管n5和第五pmos管p5构成的第一旁路，第六nmos管n6和第六pmos管p6构成的第二旁路均处于深度截止状态，无法对所述第一存储节点qb以及所述第二存储节点q产生影响。

本发明的电路中第一pmos管p1、第三pmos管p3、第一nmos管n1和第三nmos管n3构成第一反相器，相比于传统的反相器，第三pmos管p3和第三nmos管n3能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将静态功耗降低两到三个数量级。此时，所述第一中间节点lu和所述第三中间节点ld的节点电压起到保持数据和抑制漏电流的作用。类似的，第二pmos管p2、第四pmos管p4、第二nmos管n2和第四nmos管n4构成第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成反馈结构，可以以极低的静态功耗开销存储相反的数据。

当所述sram存储单元电路进行写操作时，由于写0和写1操作相似，现在以写数据0到本发明的存储单元电路为例来说明数据的写入操作。

在写数据期间，使能信号en为高于电源电压vdd的高电平，使能非信号enb为低于地电压vss的负压，由第五nmos管n5和第五pmos管p5构成的第一旁路，第六nmos管n6和第六pmos管p6构成的第二旁路均处于导通状态，使得所述第一中间节点lu和所述第二中间节点ru的电压值为的电源电压vdd，所述第三中间节点ld和所述第四中间节点rd的电压值为地电压vss，增强了第一反相器和第二反相器上拉网络和下拉网络的驱动能力。

同时，字线wl设置为高电平，此时，第七nmos管n7和第八nmos管n8处于导通状态。第二pmos管p2和第二nmos管n2的漏极，第一pmos管p1、第一nmos管n1、第四pmos管p4和第四nmos管n4的栅极与位线bl导通。由于位线bl为低电平0，假设所述第二存储节点q为高电平1，则所述第二存储节点q会通过第七nmos管n7放电，逐渐写入新的数据0。与此同时，第一pmos管p1和第一nmos管n1的漏极，第二pmos管p2、第二nmos管n2、第三pmos管p3和第三nmos管n3的栅极与位线非blb导通，新的数据1逐渐写入所述第一存储节点qb。由于第一反相器和第二反相器构成了反馈回路，新的数据能够快速进入稳定状态。同时由于处于导通状态的第七nmos管n7和第八nmos管n8驱动强度大于第一反相器和第二反相器的上拉或下拉网络，写稳定性相比于传统6t存储单元电路有进一步提升。

当所述sram存储单元电路进行读操作时，读操作时字线wl为高电平，位线bl和位线非blb预充为高电平，使能信号en为高于电源电压vdd的高电平，使能非信号enb为低于地电压vss的负压。第七nmos管n7、第八nmos管n8、第五nmos管n5、第五pmos管p5、第六nmos管n6和第六pmos管p6均处于导通状态。若此时所述第二存储节点q为0，所述第二存储节点qb为1，则位线bl通过第七nmos管n7、第二nmos管n2、第四pmos管p4和第六pmos管p6进行放电。其中，由于第六pmos管p6的栅极接使能非信号enb，其处于强导通状态，即所述第四中间节点rd与地端导通，能够增强放电电流，提升读稳定性。

请参考图7，图7为分别基于传统6t存储单元电路和本发明提出的面向超低电压的低功耗sram存储单元电路所构成的存储阵列在不同电源电压vdd下的静态功耗对比示意图。可以看到，本发明所提出的sram存储单元电路的静态功耗较传统6t存储单元结构由明显改善。当电源电压vdd为0.4v时，本发明所提出的结构将静态功耗降低了242倍。

请参考图8，图8为分别基于传统6t存储单元电路和本发明提出的面向超低电压的sram存储单元电路所构成的存储阵列在不同电源电压vdd下的写功耗对比示意图。可以看到，本发明所提出的电路结构较传统6t存储单元结构有更低的写功耗。当电源电压vdd为0.4v时，本发明所提出的结构将写功耗降低了45％。

请参考图9，图9为分别基于传统6t存储单元电路和本发明提出的面向超低电压的sram存储单元电路所构成的存储阵列在不同电源电压vdd下的读功耗对比示意图。可以看到，本发明所提出的电路结构的静态功耗较传统6t存储单元结构在0.2v-0.45v有所改善，在电源电压vdd大于0.45v时要大于传统6t存储单元结构的读功耗。当电源电压vdd为0.4v时，本发明所提出的结构将读功耗降低了65％。

综上所述，本发明实施例提出了一种sram存储单元电路，包括第一反相器以及第二反相器，所述第一反相器包括第一pmos管、第三pmos管、第一nmos管、第三nmos管。所述第二反相器包括第二pmos管、第四pmos管、第二nmos管、第四nmos管，所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。本发明的电路中第一pmos管、第三pmos管、第一nmos管和第三nmos管构成的第一反相器，相比于传统的反相器，第三pmos管和第三nmos管能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，第二pmos管、第四pmos管、第二nmos管和第四nmos管构成的第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”或“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。