包括非易失性储存电路的半导体存储器装置及其操作方法与流程

包括非易失性储存电路的半导体存储器装置及其操作方法
1.相关申请的交叉引用
2.本申请要求于2019年12月23日提交的韩国专利申请第10-2019-0173037号的优先权，其整体内容通过引用合并于此。
技术领域
3.本发明的各实施方式涉及半导体设计技术，更具体地，涉及将数据从非易失性储存电路向锁存电路传输的半导体装置，及其操作方法。


背景技术：

4.半导体装置使用非易失性储存器存储关于各种各样的内部控制操作的信息，诸如设置信息和修复信息。熔丝被广泛地用作非易失性储存器。熔丝通过激光切割以存储数据。熔丝可以在晶片状态下被编程。一旦晶片被安装在封装内部，则不可能对熔丝编程。提出了即使在封装阶段之后仍可被编程的电熔丝。电熔丝是通过改变晶体管的栅极和漏极/源极之间的电阻来存储数据的。
5.近来，提出了阵列电熔丝(are)以克服电熔丝的面积限制。当电熔丝以阵列形式被实现时，电熔丝可以共享用于对其数据进行放大的放大器，从而减小电熔丝占用的总面积。需要阵列电熔丝执行用于将其熔丝数据存储到锁存电路中的启动操作。通常，阵列电熔丝的电熔丝的数目分别对应于锁存电路中包括的单元锁存器的数目。在启动操作期间，阵列电熔丝的电熔丝将熔丝数据传输到锁存电路。在启动操作结束之后，半导体装置可以基于锁存电路中存储的数据设置内部电路并且执行正常操作。
6.在执行修复操作的半导体存储器装置的情况下，要被修复的字线或位线的地址(以下称为“修复地址”)可以存储在阵列电熔丝中。半导体存储器装置可以进行控制以在正常操作期间在外部输入地址匹配修复地址时选择冗余字线或冗余位线而非缺陷字线或缺陷位线。另一方面，在诸如晶片级测试操作或封装级操作的若干测试阶段处可能检测到同一修复地址，使得重复的修复地址会被存储在阵列电熔丝中。在启动操作期间，重复的修复地址可以被传输到锁存电路。在启动操作结束之后，半导体装置可能因锁存电路中的重复的修复地址而执行异常修复操作。


技术实现要素：

7.本发明的实施方式涉及一种半导体存储器装置，其能够将修复数据连同指示修复数据是否重复的重复性修复信息一起编程到非易失性储存电路，并且根据重复性修复信息而将修复数据存储到锁存电路中，使得重复修复数据不可以被存储在锁存电路中。
8.根据本发明的一实施方式，一种非易失性储存装置包括：非易失性储存电路，包括适用于根据计数地址而依次输出熔丝数据的多个熔丝组，每个熔丝组包括使能熔丝、多个地址熔丝和重复性熔丝；读取控制电路，适用于接收熔丝数据，以及通过利用接收到的熔丝数据中的重复性熔丝的数据而有选择地掩蔽使能熔丝和地址熔丝的数据来输出锁存数据；
以及编程控制电路，适用于根据编程模式信号进行控制：当从外部输入的修复地址与熔丝组之中的重复的熔丝组中的地址熔丝的数据相同时对重复的熔丝组的重复性熔丝进行编程，或者将修复地址编程到熔丝组中的可用熔丝组中。
9.根据本发明的一实施方式，一种非易失性储存装置包括：非易失性储存电路，包括适用于根据计数地址依次输出熔丝数据的多个熔丝组，每个熔丝组包括使能熔丝、多个地址熔丝和重复性熔丝；重复性分析电路，适用于当从外部输入的修复地址与重复的熔丝组中的地址熔丝的数据相同时存储与重复的熔丝组对应的计数地址作为重复性地址以及激活重复性使能信号；可用性分析电路，适用于根据使能熔丝的数据检索可用熔丝组，存储与可用熔丝组对应的计数地址作为可用地址，以及激活可用性使能信号；编程使能电路，适用于根据编程模式信号来输出重复性使能信号或可用性使能信号作为编程使能信号；以及地址选择电路，适用于根据编程模式信号来输出重复性地址或者可用地址作为熔丝地址。
10.根据本发明的一实施方式，一种半导体存储器装置包括：存储器阵列区域，包括正常存储器单元以及替代正常存储器单元中的缺陷存储器单元的冗余存储器单元；非易失性储存电路，包括适用于对缺陷存储器单元的修复地址进行编程以及根据计数地址而依次输出熔丝数据的多个熔丝组，每个熔丝组包括使能熔丝、多个地址熔丝和重复性熔丝；读取控制电路，适用于接收熔丝数据，以及通过利用接收到的熔丝数据中的重复性熔丝的数据而有选择地掩蔽使能熔丝和地址熔丝的数据来输出锁存数据；以及锁存电路，包括适用于响应于被依次激活的多个存储信号而存储锁存数据的多个锁存器。
11.根据本发明的一实施方式，一种操作半导体装置的方法，半导体装置包括具有多个熔丝组的非易失性储存电路，每个熔丝组包括使能熔丝、多个地址熔丝和重复性熔丝，所述方法包括：根据计数地址而从熔丝组依次输出熔丝数据；在修复地址与所述熔丝组之中的重复的熔丝组中的地址熔丝的数据相同时，存储与重复的熔丝组对应的计数地址作为重复性地址以及激活重复性使能信号；根据使能熔丝的数据检索熔丝组中的可用熔丝组，存储与可用熔丝组对应的计数地址作为可用地址，激活可用性使能信号；以及在编程模式信号为第一逻辑电平时根据重复性使能信号而对与重复性地址对应的重复的熔丝组的重复性熔丝进行编程，或者在编程模式信号为第二逻辑电平时根据可用性使能信号而将修复地址编程到与可用地址对应的可用熔丝组中。
12.根据本发明的一实施方式，一种操作半导体存储器装置的方法，半导体存储器装置包括具有多个熔丝组的非易失性储存电路，每个熔丝组包括使能熔丝、多个地址熔丝和重复性熔丝，包括：根据计数地址而从熔丝组依次输出熔丝数据；通过利用熔丝数据中的重复性熔丝的数据而有选择地掩蔽使能熔丝和地址熔丝的数据来输出锁存数据；以及响应于被依次激活的多个存储信号而将锁存数据锁存到多个锁存器中。
13.根据本发明的一实施方式，一种非易失性储存装置包括：第一熔丝组，适用于存储第一修复地址；编程控制电路，适用于在第一修复地址与第二修复地址相同时将重复性数据编程到第一熔丝组中；以及读取控制电路，适用于根据重复性数据而有选择地掩蔽第一修复地址以输出掩蔽地址作为第一锁存数据；其中，编程控制电路还适用于将第二修复地址编程到第二熔丝组中，以及其中，读取控制电路还适用于输出第二修复地址作为第二锁存数据。
14.根据本发明的一实施方式，一种非易失性储存装置包括：多个熔丝组，适用于根据
计数地址而依次提供其中存储的各个可用性数据，可用性数据指示相应的熔丝组为可用的；编程控制电路，适用于将修复地址编程到选择的可用熔丝组中，同时复位所选则的熔丝组中存储的可用性数据，可用熔丝组是基于依次提供的可用性数据是否被置位而在熔丝组中被选择的；以及读取控制电路，适用于输出被编程在多个熔丝组中的修复地址作为锁存数据。
附图说明
15.通过以下结合附图的详细描述，本发明的以上和其他特性及优点对于本发明所属领域的技术人员将变得更为明显。
16.图1是示出用于执行修复操作的半导体存储器装置的框图。
17.图2a、图2b和图2c是示出进行控制以不将重复的修复地址存储在锁存电路中的非易失性储存装置的示图。
18.图3是示出根据本发明的一实施方式的非易失性储存装置的框图。
19.图4是示出根据本发明的一实施方式的、图3的编程控制电路的详细框图。
20.图5是示出图4的重复性分析电路的详细框图。
21.图6是示出图5的选择电路的电路图。
22.图7是用于描述图5的重复性分析电路的操作的时序图。
23.图8是示出图4的可用性分析电路的电路图。
24.图9是用于描述图4的可用性分析电路的操作的时序图。
25.图10是用于描述图4的编程使能电路的操作的时序图。
26.图11是用于描述图4的地址选择电路的操作的时序图。
27.图12是用于描述根据本发明的一实施方式的非易失性储存装置的编程操作的流程图。
28.图13是用于描述根据本发明的一实施方式的非易失性储存装置的读取操作的流程图。
29.图14是示出根据本发明的一实施方式的半导体存储器装置的框图。
30.图15是用于描述根据本发明的一实施方式的非易失性储存电路的配置的示图。
31.图16是用于描述每个存储体中设置的单元区段的结构的示图。
32.图17是示出根据本发明的另一实施方式的图14的编程控制电路的详细框图。
33.图18是示出图17的优先可用性分析电路的电路图。
34.图19是用于描述被应用图17的编程控制电路的半导体存储器装置的编程操作的流程图。
35.通过以下结合附图的详细描述，本公开的这些和其他特性及优点对于本发明领域的技术人员将变得明显。
具体实施方式
36.下文将参照附图更详细地描述本发明的各实施方式。然而，本发明可以以不同的形式实施并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本公开将是详尽的和完整的，并且将向本领域技术人员全面传达本发明的范围。在本公开通
篇中，在本发明的各个附图和实施方式中，相同的附图标记表示相同的部件。
37.将理解，尽管本文可以使用术语“第一”、“第二”、“第三”等描述各个元件，但是这些元件不受这些术语的限制。这些术语用于辨别一个元件与另一元件。因此，下文描述的第一元件也可以被称为第二元件或第三元件，不偏离本发明的精神和范围。
38.附图不一定依据比例，在一些情况下，比例可能已被放大以便于更清楚地示出实施方式的各个元件。例如，在附图中，为了便于说明，元件的大小和元件之间的间距较之实际大小和间距可能被放大。
39.还将理解，当元件被称为“连接”或“耦接”到另一元件时，该元件可以直接连接或耦接到该另一元件，或者可以存在一个或更多个居间的元件。此外，还将理解，当元件被称为位于两个元件“之间”时，该元件可以是该两个元件之间的仅有的元件，或者也可以存在一个或更多个居间的元件。
40.当表述
“…
和
…
中的至少之一”在本文中与项目名单一起使用时，意指名单中的单个项目或者名单中的项目的任意组合。例如，“a、b和c中的至少之一”意指仅a、或者仅b、或者仅c、或者a、b和c的任意组合。
41.为了易于描述，本文使用诸如“下面”、“下方”、“低”、“上方”、“高”等的空间关系术语，用于描述如图中所示的一个要素或特征相对于其他要素或特征的关系。将理解，除了图中示出的取向之外，这些空间关系术语旨在涵盖制造、使用或操作中的装置的不同取向。例如，如果附图中的装置翻转，则被描述为在其他要素或特征“下方”或“下面”的要素将在其他要素或特征“上方”。装置可被另外取向(旋转90度或采用其他取向)并且可以据此解释本文使用的空间关系描述。
42.本文使用的术语仅用于描述具体实施方式的目的，而非旨在成为本发明的限制。除非上下文清楚地另有所指，否则如本文使用的单数形式旨在还包括复数形式。还将理解，说明书中使用的术语“包括”和“包含”指明所陈述的要素的存在，而非排除一个或更多个其他要素的存在或添加。如本文使用的术语“和/或”包括一个或更多个相关联的列出项目的任意和所有组合。
43.除非另有限定，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的技术人员考虑本公开时所通常理解的含义相同的含义。还将理解，诸如通常使用的词典中限定的术语应被解释为具有与它们在本公开和相关领域的背景下的含义相一致的含义，而非在理想化或过分正式的层面上被解读，除非本文中明确地如此限定。
44.在下面的描述中，阐述了许多具体细节以便于提供本发明的透彻的理解。本发明可以在没有这些具体细节中的一些或所有细节的情况下实践。在其他情况下，并未详细描述了公知的处理结构和/或过程以避免不必要地使本发明模糊。
45.还应注意，在一些情况下，如本领域技术人员将认识到的，除非另外明确指出，否则结合一实施方式描述的要素(还被称为特征)可以单独使用或者与其他实施方式的其他要素组合使用。
46.在下文中，将参照附图详细描述本发明的各实施方式。
47.图1是示出用于执行修复操作的半导体存储器装置10的框图。
48.参照图1，半导体存储器装置10可以包括非易失性储存电路12、锁存电路14、修复控制电路16和核心区18。
49.在核心区18中可以设置存储器阵列区域、行控制电路19和列控制电路20。存储器阵列区域可以包括多个正常单元n_cell和多个冗余单元r_cell。正常单元n_cell和冗余单元r_cell可以耦接在多个字线wl和rwl0至rwln与多个位线bl之间。行控制电路19可以响应于行启用信号ract而激活由行地址radd或比较信号cp0至cpn选择的字线。当行启用信号ract被激活时，行控制电路19可以激活与行地址radd对应的正常字线wl以访问正常单元n_cell，或者激活冗余字线rwl0至rwln中的与比较信号cp0至cpn中的激活的比较信号对应的任意冗余字线以访问冗余单元r_cell。列控制电路20可以根据读取命令rd将由列地址cadd选择的位线bl的数据输出到数据输入/输出焊盘dq。列控制电路20可以根据写入命令wt而将通过数据输入/输出焊盘dq提供的数据传输到由列地址cadd选择的位线bl。
50.在下文中，将描述关注于行相关配置和操作的实施方式。
51.非易失性储存电路12可以包括用于针对存储器阵列区域的修复地址进行编程的多个熔丝组fs0至fsn。多个熔丝组fs0至fsn可以分别对应于冗余字线rwl0至rwln。例如，非易失性储存电路12可以包括第一熔丝组fs0至第128熔丝组fs127，第一熔丝组fs0至第128熔丝组fs127分别对应于第一冗余字线rwl0至第128冗余字线rwl127。熔丝组fs0至fsn中的每个熔丝组可以包括使能熔丝ef和多个地址熔丝af1至afa。使能熔丝ef可以标示关于是否相应的熔丝组在编程有效修复地址的信息。多个地址熔丝af1至afa可以设置有许多个熔丝以对修复地址的每个比特位进行编程，以便于将修复地址编程到其中。非易失性储存电路12可以根据启动信号boot_up而在半导体存储器装置10的初始化操作(例如，启动操作)期间依次输出熔丝数据fs_d<0:a>。
52.锁存电路14可以包括与熔丝组fs0至fsn分别对应的多个锁存器lat0至latn。在启动操作期间，多个锁存器lat0至latn中的每个锁存器可以存储从熔丝组fs0至fsn中的相应的一个熔丝组输出的熔丝数据fs_d<0:a>作为修复信息inf_r。
53.修复控制电路16可以包括与锁存器lat0至latn分别对应的多个比较器cmp0至cmpn。多个比较器cmp0至cmpn可以通过将行地址radd与各个锁存器lat0至latn中存储的修复信息inf_r进行比较来生成比较信号cp0至cpn。多个比较器cmp0至cmpn中的每个比较器可以在行地址radd与修复信息inf_r匹配时激活相应的比较信号。多个比较器cmp0至cmpn可以分别对应于冗余字线rwl0至rwln。
54.基于以上描述，将描述在锁存电路14存储了两个相同的修复地址时出现的问题。
55.在制造工艺期间，可以对半导体存储器装置10执行若干测试操作，并且因此针对每个测试操作检测到的缺陷字线的地址可以在非易失性储存电路12中被编程作为修复地址。这里，缺陷字线defect_wl的修复地址在不止两个不同的测试操作期间被检测到以及被重复编程到非易失性储存电路12中。
56.当半导体存储器装置10被初始化时，非易失性储存电路12可以根据启动信号boot_up依次输出熔丝数据fs_d<0:a>。锁存电路14可以存储熔丝数据fs_d<0:a>作为修复地址inf_r。同一修复信息inf_r可能被存储在锁存电路14的至少两个锁存器中。
57.在半导体存储器装置10的初始化操作完成之后，读/写命令wt/rd、行启用信号ract、行地址radd和列地址cadd被输入用于正常操作。修复控制电路16可以通过将行地址radd与修复信息inf_r进行比较来生成比较信号cp0至cpn。修复控制电路16可以在行启用信号ract被激活时通过激活与行地址radd对应的正常字线wl来访问正常单元n_cell。修复
控制电路16可以通过响应于激活的比较信号而激活冗余字线rwl0至rwln中的任意冗余字线来访问冗余单元r_cell，而不激活正常字线wl。
58.由于锁存电路14的至少两个锁存器存储相同的修复信息inf_r，因此比较信号cp0至cpn中的至少两个比较信号会被同时激活。例如，如果第一锁存器lat0和第(k 1)锁存器latk存储相同的缺陷字线defect_wl的修复地址，则第一比较信号cp0和第(k 1)比较信号cpk会被同时激活。因此，在存储器阵列区域中第一冗余字线rwl0和第(k 1)冗余字线rwlk二者被同时激活。
59.图2a、图2b和图2c是示出进行控制以不将重复的熔丝数据存储在锁存电路44中的非易失性储存装置40的示图。图2a、图2b和图2c示出了其中非易失性储存电路42包括128个熔丝组fs0至fs127的情况。
60.参照图2a，非易失性储存装置40可以包括非易失性储存电路42、锁存电路44和锁存器控制电路46。
61.非易失性储存电路42可以具有与图1的非易失性储存电路12的配置相同的配置。非易失性储存电路42可以根据启动信号boot_up依次输出熔丝数据fs_d<0:a>。详细地，非易失性储存电路42可以在启动信号boot_up被激活时依次输出与熔丝地址fadd<0:6>对应的熔丝数据fs_d<0:a>。熔丝地址fadd<0:6>被配置为7比特位的信号，用于指定第一熔丝组fs0至第128熔丝组sfs127中的每个熔丝组。熔丝地址fadd<0:6>可以是在启动操作期间依次增大的信号。非易失性储存电路42可以通过数据总线d_bus将熔丝数据fs_d<0:a>传输到锁存电路44。非易失性储存电路42可以根据熔断信号rup_en而将修复地址repair_add<1:a>编程到与熔丝地址fadd<0:6>对应的熔丝组中。熔丝地址fadd<0:6>可以是在熔断操作期间从外部输入的信号。
62.锁存电路44可以具有与图1的锁存电路14的配置相同的配置。锁存电路44的第一锁存器lat0至第128锁存器lat127可以根据第一存储信号storep<0>至第128存储信号storep<127>中的相应的信号存储通过数据总线d_bus传输的熔丝数据fs_d<0:a>。第一锁存器lat0至第128锁存器lat127中的每个锁存器可以响应于相应的存储信号而被使能，并且被使能的锁存器可以接收并存储通过数据总线d_bus传输的熔丝数据fs_d<0:a>。例如，当第一存储信号storep<0>被激活时，第一锁存器lat0接收并存储通过数据总线d_bus传输的熔丝数据fs_d<0:a>作为修复信息inf_r。
63.锁存器控制电路46可以包括比较电路47和锁存器选择电路48。比较电路47可以包括与第一锁存器lat0至第128锁存器lat127分别对应的第一比较器cmp0至第128比较器cmp127。第一比较器cmp0至第128比较器cmp127可以通过将通过数据总线d_bus传输的熔丝数据fs_d<0:a>与第一锁存器lat0至第128锁存器lat127中存储的修复信息inf_r分别进行比较来生成第一比较信号hitsum<0>至第128比较信号hitsum<127>。第一比较器cmp0至第128比较器cmp127中的每个比较器可以在熔丝数据fs_d<0:a>与修复信息inf_r匹配时激活相应的比较信号。锁存器选择电路48可以根据计数信号cnt<0:6>而生成依次激活的(activated)第一存储信号storep<0>至第128存储信号storep<127>，而在第一比较信号hitsum<0>至第128比较信号hitsum<127>中的任意比较信号被激活时去激活(deactivate)相应的存储信号。例如，锁存器选择电路48可以在计数信号cnt<0:6>增大 1时激活第一存储信号storep<0>，并且在计数信号cnt<0:6>增大 2时激活第二存储信号storep<1>。相反，
即便计数信号cnt<0:6>增大 3，锁存器选择电路48可以在第一比较信号hitsum<0>至第128比较信号hitsum<127>中的任意比较信号被激活时去激活第三存储信号storep<2>。
64.为了首先使用最后编程(即，熔断)的熔丝数据，可以按与熔断操作相反的方向执行启动操作。例如，在熔断操作期间，修复地址可以按照从第128熔丝组fs127到第一熔丝组fs0的顺序被编程。另一方面，在启动操作期间，熔丝数据fs_d<0:a>可以按照从第一熔丝组fs0到第128熔丝组fs127的顺序通过数据总线d_bus传输。结果，可以将最后编程的熔丝数据首先储存在锁存电路44中，而将首先编程的熔丝数据最后储存在锁存电路44中。
65.参照图2b和图2c，将描述控制锁存电路44在启动操作期间不存储重复的熔丝数据的方法。在下文中，重复的修复地址被编程在第四熔丝组fs3和第126熔丝组fs125中。
66.非易失性储存电路42可以在启动信号boot_up被激活时根据熔丝地址fadd<0:6>依次输出熔丝数据fs_d<0:a>。在启动操作期间，熔丝地址fadd<0:6>从指定第一熔丝组fs0的“0000000”增大到指定第128熔丝组fs127的“1111111”。结果，非易失性储存电路42可以按照从第一熔丝组fs0到第128熔丝组fs127的顺序将熔丝数据fs_d<0:a>输出到数据总线d_bus。
67.锁存器选择电路48可以根据计数信号cnt<0:6>来生成依次激活的第一存储信号storep<0>至第128存储信号storep<127>。锁存电路44可以根据第一存储信号storep<0>至第128存储信号storep<127>来存储通过数据总线d_bus传输的熔丝数据fs_d<0:a>。也就是说，从第一熔丝组fs0到第125熔丝组fs124输出的熔丝数据fs_d<0:a>被分别依次存储在从第一锁存器lat0到第125锁存器lat124中。当从第126熔丝组fs125向第126锁存器fs125传输熔丝数据fs_d<0:a>时，第四比较器cmp3可以通过将通过数据总线d_bus传输的熔丝数据fs_d<0:a>与第四锁存器lat3中存储的修复信息inf_r进行比较来激活第四比较信号hitsum<3>。锁存器选择电路48可以响应于第四比较信号hitsum<3>去激活第126存储信号storep<125>。因此，第126锁存器lat125不存储从第126熔丝组fs125传输的熔丝数据fs_d<0:a>。结果，(从第四熔丝组fs3传输的)较晚编程/熔断的熔丝数据可以被存储在锁存电路44中，而不将(从第126熔丝组fs125传输的)早先编程/熔断但是重复的熔丝数据存储在锁存电路44中。
68.这样，在将熔丝数据从非易失性储存电路42向锁存电路44传输时通过进行控制以不存储重复的熔丝数据，可以避免因重复的修复地址引起的异常操作。然而，对于以上配置，存在应按照与熔断操作相反的顺序执行启动操作的约束。
69.在下文中，将描述在将熔丝数据从非易失性储存电路存储到锁存电路时控制锁存电路与启动操作和熔断操作的顺序无关地不存储重复的熔丝数据的方法。
70.在下面的描述中，熔断或编程操作可以意指将数据编程到非易失性储存电路的操作，启动操作可以意指从非易失性储存电路读出编程数据的操作，并且读取操作可以意指将读取数据存储在锁存电路中的操作。非易失性储存电路可以通过选自包括阵列电熔丝电路、nand闪速存储器、nor闪速存储器、可擦除可编程只读存储器(eprom)、铁电随机存取存储器(fram)和磁随机存取存储器(mram)的组中的一者实现。在下文中，作为示例，非易失性储存电路包括设置有128个熔丝组fs0至fs127的阵列电熔丝电路。
71.图3是示出根据本发明的一实施方式的非易失性储存装置100的框图。
72.参照图3，非易失性储存装置100可以包括非易失性储存电路110、读取控制电路
120、锁存电路130和编程控制电路150。此外，非易失性储存装置100可以包括种子信号生成电路140。
73.非易失性储存电路110可以包括用于对修复地址repair_add<1:a>进行编程的第一熔丝组fs0至第128熔丝组fs127。根据本发明的该实施方式，第一熔丝组fs0至第128熔丝组fs127中的每个可以包括使能熔丝ef、多个地址熔丝af1至afa和重复性熔丝disf。使能熔丝ef可以标识关于相应的熔丝组是否正在对有效的修复地址进行编程的信息。多个地址熔丝af1至afa可以设置有许多个熔丝以对修复地址repair_add<1:a>的每个比特位进行编程，以便于将修复地址repair_add<1:a>编程到其中。例如，当构造13个比特位的修复地址repair_add<1:a>(a＝13)时，每个熔丝组具有第一地址熔丝af1至第13地址熔丝af13。重复性熔丝disf可以标识重复性修复信息，其关于相应的熔丝组中的编程的修复地址是否重复。例如，当相应的熔丝组中的编程的修复地址是重复的并且与另一熔丝组中的先前编程的修复地址相同时，重复性熔丝disf按高比特位被编程。
74.非易失性储存电路110可以在启动信号boot_up被激活时执行启动操作。在启动操作期间，非易失性储存电路110可以根据计数地址add<0:6>依次输出熔丝数据fs_d<0:a 1>。计数地址add<0:6>可以被配置为7比特位的信号，用于指定第一熔丝组fs0至第128熔丝组fs127中的每个熔丝组，并且可以在启动操作期间依次增大。作为参考，由于重复性熔丝disf，熔丝数据fs_d<0:a 1>可以由(a 2)个比特位组成，其数目比图2a的熔丝数据fs_d<0:a>的比特位数大1。也就是说，根据本发明的该实施方式，在启动操作期间，非易失性储存电路110可以将(a 2)个比特位的熔丝数据fs_d<0:a 1>传输到数据总线d_bus。
75.读取控制电路120可以在读取使能信号rd_en被激活时执行读取操作。读取控制电路120可以将通过数据总线d_bus传输的熔丝数据fs_d<0:a 1>存储到锁存电路130中。读取控制电路120可以接收通过数据总线d_bus传输的熔丝数据fs_d<0:a 1>，并且通过使用熔丝数据fs_d<0:a 1>中的重复性熔丝disf的数据fs_d<a 1>有选择地掩蔽使能熔丝ef和地址熔丝af1至afa的数据fs_d<0:a>来输出锁存数据fdata<0:a>。例如，读取控制电路120可以在重复性熔丝disf的数据fs_d<a 1>是第一逻辑电平(例如，逻辑高电平)时输出全部低比特位的锁存数据fdata<0:a>。读取控制电路120可以在重复性熔丝disf的数据fs_d<a 1>是第二逻辑电平(例如，逻辑低电平)时输出使能熔丝ef和地址熔丝af1至afa的数据fs_d<0:a>作为锁存数据fdata<0:a>。锁存数据fdata<0:a>的比特位数比熔丝数据fs_d<0:a 1>的比特位数少1个比特位。
76.锁存电路130可以包括与第一熔丝组fs0至第128熔丝组fs127分别对应的第一锁存器lat0至第128锁存器lat127。第一锁存器lat0至第128锁存器lat127中的每个锁存器可以根据第一存储信号storep<0>至第128存储信号storep<127>中的相应的信号而存储从读取控制电路120传输的锁存数据fdata<0:a>。
77.种子信号生成电路140可以根据启动信号boot_up生成计数地址add<0:6>、选通信号storep以及第一存储信号storep<0>至第128存储信号storep<127>。计数地址add<0:6>可以是在启动操作期间依次增大的信号，从而选择非易失性储存电路110的熔丝组中的一个。第一存储信号storep<0>至第128存储信号storep<127>可以被依次激活，并且可以每当计数地址add<0:6>跳变时在特定延迟之后被激活。选通信号storep可以通过对第一存储信号storep<0>至第128存储信号storep<127>执行逻辑or运算来生成。
78.编程控制电路150可以将从外部输入的修复地址repair_add<1:a>与通过数据总线d_bus传输的熔丝数据fs_d<0:a 1>进行比较。编程控制电路150可以将修复地址repair_add<1:a>与熔丝数据fs_d<0:a 1>中的除了重复性熔丝disf的数据fs_d<a 1>之外的数据fs_d<0:a>进行比较。当修复地址repair_add<1:a>与数据fs_d<0:a>相同时，编程控制电路150可以控制已在输出熔丝数据fs_d<0:a 1>的相应的熔丝组的重复性熔丝disf的编程。此外，编程控制电路150可以在第一熔丝组fs0至第128熔丝组fs127中检索可用熔丝组，并且进行控制以将修复地址repair_add<1:a>编程到可用熔丝组中。
79.编程控制电路150可以根据编程模式信号tm_dis进行控制以对相应的熔丝组的重复性熔丝disf进行编程，或者进行控制以将修复地址repair_add<1:a>编程到可用熔丝组中。编程模式信号tm_dis可以是用于确定编程模式的信号，并且在对相应的熔丝组的重复性熔丝disf进行编程时具有逻辑高电平，而在将修复地址repair_add<1:a>编程到可用熔丝组中时具有逻辑低电平。编程控制电路150可以从种子信号生成电路140接收计数地址add<0:6>和选通信号storep，以便于从第一熔丝组fs0至第128熔丝组fs127中选择一个熔丝组。编程控制电路150可以向非易失性储存电路110提供编程使能信号prg_en和熔丝地址fadd<0:6>，以便于控制非易失性储存电路110的编程操作。
80.当编程使能信号prg_en被激活时，非易失性储存电路110可以根据编程模式信号tm_dis将修复地址repair_add<1:a>编程到与熔丝地址fadd<0:6>对应的熔丝组中或者对与熔丝地址fadd<0:6>对应的熔丝组的重复性熔丝disf进行编程。在编程使能信号prg_en被激活的状态下，非易失性储存电路110可以在编程模式信号tm_dis变为逻辑高电平时对熔丝组的重复性熔丝disf进行编程。相反，在编程使能信号prg_en被激活的状态下，非易失性储存电路110可以当编程模式信号tm_dis变为逻辑低电平时将修复地址repair_add<1:a>编程到熔丝组中。对修复地址repair_add<1:a>进行编程可以意指对要设定的使能熔丝ef进行编程并且使用修复地址repair_add<1:a>对地址熔丝af1至afa进行编程。在下文中，作为示例，假设重复性熔丝disf和使能熔丝ef被编程为具有高比特位以输出逻辑高电平信号。
81.图4是示出根据本发明的一实施方式的、图3的编程控制电路150的详细框图。
82.参照图4，编程控制电路150可以包括重复性分析电路152、可用性分析电路154、编程使能电路156和地址选择电路158。
83.重复性分析电路152可以将修复地址repair_add<1:a>与熔丝数据fs_d<0:a>进行比较。重复性分析电路152可以在修复地址repair_add<1:a>与熔丝数据fs_d<0:a>相同时存储计数地址add<0:6>作为重复性地址add_d<0:6>，并且激活重复性使能信号dis_en。计数地址add<0:6>可以与已在输出熔丝数据fs_d<0:a>的熔丝组对应。在修复地址repair_add<1:a>与熔丝数据fs_d<0:a>相同时，重复性分析电路152可以根据选通信号storep激活重复性使能信号dis_en并且锁存要被存储为重复性地址add_d<0:6>的计数地址add<0:6>。
84.可用性分析电路154可以在通过数据总线d_bus传输的熔丝数据fs_d<0:a>中根据使能熔丝ef的数据fs_d<0>来检索一个或更多个可用熔丝组。可用性分析电路154可以存储计数地址add<0:6>作为可用地址add_u<0:6>，并且激活可用性使能信号overflowb。在任意可用熔丝组已被检索到时，可用性分析电路154可以根据选通信号storep激活可用性使能信号overflowb并且锁存要被存储为可用地址add_u<0:6>的计数地址add<0:6>。
85.编程使能电路156可以根据编程模式信号tm_dis而输出重复性使能信号dis_en或者可用性使能信号overflowb作为编程使能信号prg_en。例如，编程使能电路156可以在编程模式信号tm_dis为逻辑高电平时选择重复性使能信号dis_en，而可以在编程模式信号tm_dis为逻辑低电平时选择可用性使能信号overflowb。
86.地址选择电路158可以根据编程模式信号tm_dis而输出重复性地址add_d<0:6>或者可用地址add_u<0:6>作为熔丝地址fadd<0:6>。例如，地址选择电路158可以在编程模式信号tm_dis为逻辑高电平时选择重复性地址add_d<0:6>，并且可以在编程模式信号tm_dis为逻辑低电平时选择可用地址add_u<0:6>。
87.图5是示出图4的重复性分析电路152的详细框图。
88.参照图5，重复性分析电路152可以包括比较电路210和选择电路230。
89.比较电路210可以将修复地址repair_add<1:a>与熔丝数据fs_d<0:a>进行比较以生成匹配信号hit。例如，当熔丝数据fs_d<0:a>中的使能熔丝ef的数据fs_d<0>是逻辑高电平时，比较电路210可以通过将修复地址repair_add<1:a>与地址熔丝af1至afa的数据fs_d<1:a>进行比较来生成匹配信号hit。当修复地址repair_add<1:a>与数据fs_d<1:a>相同时，比较电路210可以输出匹配信号hit并且将其激活到逻辑高电平。
90.选择电路230可以根据匹配信号hit而存储计数地址add<0:6>作为重复性地址add_d<0:6>，并且激活重复性使能信号dis_en。在匹配信号hit被激活时，选择电路230可以根据选通信号storep来激活重复性使能信号dis_en并且锁存要被存储为重复性地址add_d<0:6>的计数地址add<0:6>。
91.图6是示出图5的选择电路230的电路图。
92.参照图6，选择电路230可以包括第一与(and)门232、第一sr锁存器234和第一触发器236。第一and门232可以对匹配信号hit和选通信号storep执行逻辑and运算以输出第一置位信号s1。第一sr锁存器234可以生成重复性使能信号dis_en，其被第一置位信号s1置位以及被编程完成信号prg_complete复位。作为参考，可以在根据编程使能信号prg_en和熔丝地址fadd<0:6>的非易失性储存电路110的编程操作完成之后激活编程完成信号prg_complete。根据一实施方式，编程完成信号prg_complete可以在从结束编程操作的编程使能信号prg_en的激活开始的预设时间之后被激活，或者可以在结束编程操作之后被从非易失性储存电路110提供。第一触发器236可以根据第一置位信号s1而锁存计数地址add<0:6>以输出重复性地址add_u<0:6>。
93.图7是用于描述图5的重复性分析电路152的操作的时序图。
94.参照图7，当熔丝数据fs_d<0:a>中的使能熔丝ef的数据fs_d<0>是逻辑高电平时，比较电路210可以将修复地址repair_add<1:a>与熔丝数据fs_d<1:a>进行比较。当修复地址repair_add<1:a>与数据fs_d<1:a>相同时，比较电路210可以激活匹配信号hit。在匹配信号hit被激活时，选择电路230可以根据选通信号storep生成第一置位信号s1。选择电路230可以根据第一置位信号s1而激活重复性使能信号dis_en并且存储计数地址add<0:6>作为重复性地址add_d<0:6>。
95.图8是示出图4的可用性分析电路154的电路图。
96.参照图8，可用性分析电路154可以包括第一反相器1542、第二and门1544、第二sr锁存器1546和第二触发器1548。第一反相器1542可以将使能熔丝ef的数据fs_d<0>反相以
输出可用性信号useable。第二and门1544可以对可用性信号useable和选通信号storep来执行逻辑and运算以输出第二置位信号s2。第二sr锁存器1546可以生成可用性使能信号overflowb，其被第二置位信号s2置位以及被编程完成信号prg_complete复位。第二触发器1548可以根据第二置位信号s2来锁存计数地址add<0:6>以输出可用地址add_u<0:6>。
97.图9是用于描述图4的可用性分析电路154的操作的时序图。
98.参照图9，可用性分析电路154可以将使能熔丝ef的数据fs_d<0>反相以输出可用性信号useable。当相应的熔丝组被使用时，即当相应的熔丝组在编程有效修复地址时，由于使能熔丝ef被以高比特位编程，因此数据fs_d<0>可以被输出为具有逻辑高电平。相反，当相应的熔丝组未被使用时，由于使能熔丝ef被以低比特位编程，因此数据fs_d<0>可以被输出为具有逻辑低电平。可用性分析电路154可以根据逻辑低电平的数据fs_d<0>而输出逻辑高电平的可用性信号useable。
99.在可用性信号useable被激活时，可用性分析电路154可以根据选通信号storep而生成第二置位信号s2。可用性分析电路154可以根据第二置位信号s2而激活可用性使能信号overflowb并且存储计数地址add<0:6>作为可用地址add_u<0:6>。如果第二置位信号s2在任意一个时间被激活，则可用性使能信号overflowb可以保持在置位状态(即，逻辑高电平)。另一方面，如果所有熔丝组均在使用，则第二置位信号s2不被激活并且可用性使能信号overflowb可以维持逻辑低电平。
100.同时，第二置位信号s2可以被激活与可用熔丝组的数目对应的次数。可用性分析电路154可以响应于第二置位信号s2的末次激活而输出有效的可用地址add_u<0:6>。也就是说，由于计数地址add<0:6>依次增大，因此可以按照从第128熔丝组fs127到第一熔丝组fs0的顺序选择可用熔丝组。然而，本发明的构思和精神不限于此。根据一实施方式，可用性分析电路154可以被设计成响应于第二置位信号s2的首次激活而输出有效的可用地址add_u<0:6>。在该情况下，可以按照从第一熔丝组fs0到第128熔丝组fs127的顺序选择可用熔丝组。因此，编程操作的顺序可以不限于特定方向。
101.图10是用于描述图4的编程使能电路156的操作的时序图。
102.参照图10，当编程模式信号tm_dis为逻辑高电平时，编程使能电路156可以输出重复性使能信号dis_en作为编程使能信号prg_en。当编程模式信号tm_dis为逻辑低电平时，编程使能电路156可以输出可用性使能信号overflowb作为编程使能信号prg_en。
103.图11是用于描述图4的地址选择电路158的操作的时序图。
104.参照图11，当编程模式信号tm_dis为逻辑高电平时，地址选择电路158可以输出重复性地址add_d<0:6>作为熔丝地址fadd<0:6>。当编程模式信号tm_dis为逻辑低电平时，地址选择电路158可以输出可用地址add_u<0:6>作为熔丝地址fadd<0:6>。
105.在下文中，参照图3至图13，将描述根据本发明的各实施方式的非易失性储存装置的操作。
106.图12是用于描述根据本发明的一实施方式的非易失性储存装置的编程操作的流程图。
107.参照图12，根据启动信号boot_up执行启动操作(在步骤s1210处)。非易失性储存电路110根据计数地址add<0:6>而依次输出熔丝数据fs_d<0:a 1>(在步骤s1220处)。非易失性储存电路110可以向数据总线d_bus传输(a 2)个比特位的熔丝数据fs_d<0:a 1>。由于
读取使能信号rd_en被去激活，因此读取控制电路120变得被禁用。
108.种子信号生成电路140根据启动信号boot_up而生成计数地址add<0:6>和选通信号storep。编程控制电路150分析从外部输入的修复地址repair_add<1:a>(在步骤s1230处)。
109.重复性分析电路152将修复地址repair_add<1:a>与熔丝数据fs_d<0:a>进行比较。如果修复地址repair_add<1:a>与熔丝数据fs_d<0:a>相同(步骤s1240的“是”)，则重复性分析电路152确定存在至少一个重复地址。重复性分析电路152根据选通信号storep而激活重复性使能信号dis_en并且存储计数地址add<0:6>作为重复性地址add_d<0:6>。当编程模式信号tm_dis为逻辑高电平“h”时，编程使能电路156输出重复性使能信号dis_en作为编程使能信号prg_en，并且地址选择电路158输出重复性地址add_d<0:6>作为熔丝地址fadd<0:6>。在编程使能信号prg_en被激活的状态下，当编程模式信号tm_dis变为逻辑高电平时，非易失性储存电路110可以对与熔丝地址fadd<0:6>对应的熔丝组的重复性熔丝disf进行编程(在步骤s1250处)。
110.如果修复地址repair_add<1:a>与熔丝数据fs_d<0:a>不同(步骤s1240的“否”)，则重复性分析电路152确定不存在重复地址，由此不对任何重复性熔丝disf进行编程。
111.同时，可用性分析电路154根据通过数据总线d_bus传输的熔丝数据fs_d<0:a>中的使能熔丝ef的数据fs_d<0>检索一个或更多个可用熔丝组。如果已检索到任意可用熔丝组(步骤s1260中的“是”)，则可用性分析电路154根据选通信号storep而激活可用性使能信号overflowb并且存储计数地址add<0:6>作为可用地址add_u<0:6>。当编程模式信号tm_dis为逻辑低电平“l”时，编程使能电路156输出可用性使能信号overflowb作为编程使能信号prg_en，并且地址选择电路158输出可用地址add_u<0:6>作为熔丝地址fadd<0:6>。在编程使能信号prg_en被激活的状态下，当编程模式信号tm_dis变为逻辑低电平时，非易失性储存电路110可以将修复地址repair_add<1:a>编程到与熔丝地址fadd<0:6>对应的熔丝组中(在步骤s1270处)。
112.如果全部熔丝组均在使用并且因此所有使能熔丝ef的数据fs_d<0>具有逻辑高电平(步骤s1260的“否”)，则可用性分析电路154确定不存在可用熔丝组，由此不对修复地址repair_add<1:a>进行编程。在该情况下，包括非易失性储存装置的芯片或封装体被判定为芯片失效(chip kill)并且被丢弃。
113.图13是用于描述根据本发明的一实施方式的非易失性储存装置的读取操作的流程图。
114.参照图13，根据启动信号boot_up执行启动操作(在步骤s1310处)。非易失性储存电路110根据计数地址add<0:6>而依次输出熔丝数据fs_d<0:a 1>(在步骤s1320处)。非易失性储存电路110可以向数据总线d_bus传输(a 2)个比特位的熔丝数据fs_d<0:a 1>。由于修复地址repair_add<1:a>未被输入，因此编程控制电路150变为禁用。
115.读取控制电路120根据读取使能信号rd_en而被使能以接收通过数据总线d_bus传输的熔丝数据fs_d<0:a 1>。当重复性熔丝disf的数据fs_d<a 1>为逻辑高电平时(步骤s1330的“是”)，读取控制电路120确定熔丝数据fs_d<0:a 1>是重复的并且输出全低比特位的锁存数据fdata<0:a>以被存储在锁存电路130中(在步骤s1340处)。相反，如果重复性熔丝disf的数据fs_d<a 1>为逻辑低电平(步骤s1330的“否”)，则读取控制电路120确定熔丝
数据fs_d<0:a 1>不重复并且输出使能熔丝ef和地址熔丝af1至afa的数据fs_d<0:a>作为锁存数据fdata<0:a>以被存储在锁存电路130中(在步骤s1350处)。
116.如上文所述，根据本发明的一实施方式的非易失性储存装置可以将重复性熔丝disf编程到非易失性储存电路，以及将使能熔丝ef和地址熔丝af1至afa编程到非易失性储存电路，其中重复性熔丝disf具有关于相应的熔丝组中的编程的修复地址是否重复的重复性修复信息。此外，根据重复性修复信息，在将修复地址存储在锁存电路中时，非易失性储存装置可以进行控制以不存储重复的修复地址。编程操作可以与启动操作(或读取操作)的顺序无关地被执行以通过提高修复效率和减少错误来增强性能。
117.图14是示出根据本发明的一实施方式的半导体存储器装置1000的框图。
118.参照图14，半导体存储器装置1000可以包括非易失性储存装置1100、修复控制电路1200和核心区1300。
119.在核心区1300中可以设置存储器阵列区域、行控制电路1310和列控制电路1320。由于图14的核心区1300的每个配置与图1的核心区18的每个配置基本上相同，因此省略详细描述。相似地，由于图14的修复控制电路1200与图1的修复控制电路16基本上相同，因此省略详细描述。
120.非易失性储存装置1100可以包括非易失性储存电路1110、读取控制电路1120、锁存电路1130、种子信号生成电路1140和编程控制电路1150。图14的非易失性储存装置1100的每个配置与图3的非易失性储存装置100的每个配置基本上相同。也就是说，非易失性储存电路1110可以包括用于对修复地址repair_add<1:a>进行编程的第一熔丝组fs0至第128熔丝组fs127。根据本发明的一实施方式，第一熔丝组fs0至第128熔丝组fs127中的每个可以包括使能熔丝ef、多个地址熔丝af1至afa和重复性熔丝disf。在编程操作期间，编程控制电路1150可以进行控制以将关于相应的熔丝组中的编程的修复地址是否重复的重复性修复信息编程到相应的熔丝组的重复性熔丝disf中。在读取操作期间，在将熔丝数据fs_d<0:a>存储到锁存电路1130中时，在熔丝数据fs_d<0:a 1>之中，读取控制电路1120可以使用重复性熔丝disf的数据fs_d<a 1>(即重复性修复信息)来有选择地掩蔽使能熔丝ef和地址熔丝af1至afa的数据fs_d<0:a>。因此，非易失性储存装置1100可以进行控制以不将重复的修复地址存储到锁存电路1130中。
121.同时，核心区1300中的存储器阵列区域可以包括多个存储体(bank)bk0至bkm，存储体被划分为多个单元矩阵(以下称为“单元区段(cell mat)”)。
122.图15是用于描述根据本发明的一实施方式的非易失性储存电路1110的配置的示图。
123.参照图15，非易失性储存电路1110可以具有与核心区1300中的存储器阵列区域的多个存储体bk0至bkm对应的多个区域。在每个区域中，可以设置多个熔丝组fs0至fsn。作为参考，熔丝组fs0至fsn的数目可以与每个存储体中设置的冗余字线rwl0至rwln的数目对应。在本发明中，熔丝组fs0至fsn中的每个熔丝组可以包括使能熔丝ef、多个地址熔丝af1至afa和重复性熔丝disf。
124.图16是用于描述每个存储体中设置的单元区段的结构的示图。
125.参照图16，每个存储体bk可以包括多个单元区段。图16示出了第一单元区段mat0至第四单元区段mat3。第一单元区段mat0至第四单元区段mat3中的每个单元区段可以包括
耦接到正常单元的多个正常字线wl0至wlx以及耦接到冗余单元的多个冗余字线rwl0至rwl31。当128个冗余字线被分配给每个存储体bk0时，冗余字线被分配给第一单元区段mat0至第四单元区段mat3中的每个单元区段。如图16中所示，每个存储体bk中设置的冗余字线的数目可以与熔丝组fs0至fs127的数目对应。
126.通常，如果在设置在特定单元区段中的正常字线wl0至wlx中检测到修复目标字线(即缺陷字线)，则缺陷字线可以被03设置在第一单元区段mat0至第四单元区段mat3中的任意单元区段而非一个特定单元区段中的冗余字线rwl0至rwl31中的任意冗余字线。例如，如果第一单元区段mat0的第二正常字线wl1被检测为缺陷字线，则第二正常字线wl1可以被第二单元区段mat1的第二冗余字线rwl1替代，尽管存在第一单元区段mat0的可替代的冗余字线rwl31。也就是说，尽管存在同一区段的可替代的冗余字线，但是缺陷字线用任意单元区段的冗余字线替代。这可能引起修复操作的效率降低。
127.在下文中，根据本发明的另一实施方式，将描述通过首先在多个熔丝组中检索与缺陷字线所在的特定单元区段(以下称为“故障区段”)的冗余字线对应的熔丝组来对修复地址进行编程的方法。
128.图17是示出根据本发明的另一实施方式的图14的编程控制电路1150的详细框图。
129.参照图17，编程控制电路1150可以包括重复性分析电路1520、可用性分析电路1540、优先可用性分析电路1550、编程使能电路1560和地址选择电路1580。
130.重复性分析电路1520、可用性分析电路1540和编程使能电路1560可以具有与图4的重复性分析电路152、可用性分析电路154和编程使能电路156基本上相同的配置和操作。
131.优先可用性分析电路1550可以根据区段信息mat<#>和计数地址add<0:6>来确定与设置在故障区段中的冗余字线对应的熔丝组。区段信息mat<#>可以包括关于哪个区段是故障区段的信息。计数地址add<0:6>可以指示非易失性储存电路1110的熔丝组的位置。优先可用性分析电路1550可以根据熔丝数据fs_d<0:a>中的使能熔丝ef的数据fs_d<0>而从确定的熔丝组中检索一个或更多个可用熔丝组。当在确定的熔丝组中已检索到任意可用熔丝组时，优先可用性分析电路1550可以存储计数地址add<0:6>作为优先可用地址add_m<0:6>，并且激活优先可用性使能信号overflowb_m。当在确定的熔丝组中已检索到任意可用熔丝组时，优先可用性分析电路1550可以激活优先可用性使能信号overflowb_m并且锁存要被存储为优先可用地址add_m<0:6>的计数地址add<0:6>。
132.地址选择电路1580可以根据优先可用性使能信号overflowb_m来选择可用地址add_u<0:6>和优先可用地址add_m<0:6>中的一个。随后，地址选择电路1580可以根据编程模式信号tm_dis选择并输出所选择的可用地址或者重复性地址add_d<0:6>作为熔丝地址fadd<0:6>。当编程模式信号tm_dis为逻辑高电平“h”时，地址选择电路1580可以选择重复性地址add_d<0:6>。当编程模式信号tm_dis为逻辑低电平“l”时，地址选择电路1580可以根据优先可用性使能信号overflowb_m而选择可用地址add_u<0:6>和优先可用地址add_m<0:6>中的一个。
133.图18是示出图17的优先可用性分析电路1550的电路图。
134.参照图18，优先可用性分析电路1550可以包括同区段检测电路1551、第二反相器1552、第三and门1554、第三sr锁存器1556和第三触发器1558。
135.同区段检测电路1551可以接收区段信息mat<#>和计数地址add<0:6>，检测与计数
地址add<0:6>对应的熔丝组是否与设置在故障区段中的冗余字线对应，并且输出同区段信号hit_m。例如，在故障区段是第二区段(图16的mat1)的情况下，当与计数地址add<0:6>对应的熔丝组是图16的熔丝组fs32至fs63中的任意熔丝组时，同区段检测电路1551可以将同区段信号hit_m激活到逻辑高电平。
136.第二反相器1552可以将使能熔丝ef的数据fs_d<0>反相以输出可用性信号useable。第三and门1554可以对同区段信号hit_m、可用性信号useable和选通信号storep执行逻辑and运算以输出第三置位信号s3。第三sr锁存器1556可以生成优先可用性使能信号overflowb_m，其被第三置位信号s3置位并且被编程完成信号prg_complete复位。第三触发器1558可以根据第三置位信号s3来锁存计数地址add<0:6>以输出优先可用地址add_m<0:6>。
137.在下文中，参照图14至19，将描述根据本发明的各实施方式的半导体存储器装置的编程操作。作为参考，半导体存储器装置的读取操作可以与图13的读取操作基本上相同。
138.图19是用于描述被应用图17的编程控制电路1150的半导体存储器装置的编程操作的流程图。
139.参照图19，执行启动操作(在步骤s1910处)，输出熔丝数据(在步骤s1920处)，分析修复地址(在步骤s1930处)以及对重复性熔丝进行编程(在步骤s1940和s1950处)与图12的步骤s1210至s1250基本上相同。
140.优先可用性分析电路1550根据指示故障区段是哪个区段的区段信息mat<#>以及指示熔丝组的位置的计数地址add<0:6>来确定与设置在故障区段中的冗余字线对应的熔丝组，并且根据熔丝数据fs_d<0:a>中的使能熔丝ef的数据fs_d<0>而从确定的熔丝组中检索一个或更多个可用熔丝组。
141.如果从与设置在同一故障区段中的冗余字线对应的熔丝组中已检索到任意可用熔丝组(步骤s1960的“是”)，则优先可用性分析电路1550存储计数地址add<0:6>作为优先可用地址add_m<0:6>，并且激活优先可用性使能信号overflowb_m。同时，由于任意可用熔丝组已被检索到，因此可用性分析电路1540还存储计数地址add<0:6>作为可用地址add_u<0:6>，并且激活可用性使能信号overflowb。当编程模式信号tm_dis为逻辑低电平时，编程使能电路1560输出可用性使能信号overflowb作为编程使能信号prg_en，并且地址选择电路1580根据优先可用性使能信号overflowb_m输出优先可用地址add_m<0:6>作为熔丝地址fadd<0:6>。非易失性储存电路1110可以将修复地址repair_add<1:a>编程到与熔丝地址fadd<0:6>对应的熔丝组中(在步骤s1970处)。因此，缺陷字线可以被同一故障区段中的冗余字线被替代。
142.如果从与设置在同一故障区段中的冗余字线对应的熔丝组中没有检索到可用熔丝组(步骤s1960的“否”)，但是可用性分析电路1540检索到任意可用熔丝组(步骤s1980中的“是”)，则编程使能电路1560输出可用性使能信号overflowb作为编程使能信号prg_en，并且地址选择电路1580输出可用地址add_u<0:6>作为熔丝地址fadd<0:6>。非易失性储存电路1110可以将修复地址repair_add<1:a>编程到与熔丝地址fadd<0:6>对应的熔丝组中(在步骤s1990处)。
143.如果所有熔丝组均在使用并且因此所有使能熔丝ef的数据fs_d<0>具有逻辑高电平(步骤s1980中的“否”)，则可用性分析电路1540确定不存在可用熔丝组，由此不对修复地
址repair_add<1:a>进行编程。在该情况下，包括非易失性储存装置的芯片或封装体被判定为芯片失效并且被丢弃。
144.根据本发明的各实施方式，根据本发明的一实施方式的半导体存储器装置可以通过首先检索设置在缺陷字线所在的同一故障区段中的可替代的冗余字线来对修复地址进行编程。因此，可以通过提高修复效率来增强性能。
145.尽管针对具体实施方式已描述了本发明，但是对于本领域技术人员明显的是，在不偏离如所附权利要求限定的本发明的精神和范围的前提下，可以进行各种变型和修改。
146.例如，本发明的上述实施方式中描述的逻辑门和晶体管可以根据输入信号的极性以不同的位置和类型来实现。