减少存储器件中编程干扰的方法及利用该方法的存储器件与流程

本申请是申请日为2019年12月9日，名称为“减少存储器件中编程干扰的方法及利用该方法的存储器件”，申请号为201980003569.4的发明专利申请的分案申请。

本发明涉及非易失性存储器，并且尤其涉及一种减少存储器件中的编程干扰的方法以及使用该方法的存储器件。

背景技术：

非易失性存储器已经广泛用于个人计算机、电信、消费电子器件和其他领域。电可擦除可编程只读存储器(eeprom)和闪存是使用最广泛的非易失性存储器之一。

随着半导体器件的继续缩小，非易失性存储器的集成度已经提高，从而增强了器件性能和价格竞争力。然而，集成度的增加也加剧了在编程期间非易失性存储器中的存储单元之间的不期望的耦合和干扰，从而降低了数据可靠性。当希望对选择的字线上的一个选择的存储单元进行编程而不对同一字线上和其他字线上的其他单元编程时发生干扰。当将电压施加到选择的字线时，该电压不仅施加到选择的单元，而且还施加到沿着同一字线的未选择以进行编程的其他单元。选择的字线上未选择的单元，特别是与选择的单元相邻的单元，可能会被意外编程。未选择的单元的无意编程被称为“编程干扰”。

技术实现要素：

根据一个实施例，提供了一种操作存储器件的方法。所述存储器件包括顶部选择单元、顶部虚设单元和存储单元串。所述顶部选择单元具有耦合到位线的第一端子以及耦合到顶部选择线的控制端子。所述顶部虚设单元具有耦合到所述顶部选择单元的第二端子的第一端子以及耦合到顶部虚设字线的控制端子。所述存储单元串具有耦合到所述顶部虚设单元的第二端子的第一端子以及耦合到相应字线的控制端子。所述方法包括：在编程操作之前，在向所述字线施加低电压的同时，向所述顶部虚设字线、所述顶部选择线和所述位线施加预脉冲电压，并且然后在向所述字线施加所述低电压的同时，向所述顶部虚设字线、所述顶部选择线和所述位线顺序地施加所述低电压。

根据另一实施例，一种存储器件，包括：位线；顶部选择线；顶部虚设字线；字线；顶部选择单元；顶部虚设单元；存储单元串；以及控制器。所述顶部选择单元包括：第一端子，耦合到所述位线；控制端子，耦合到所述顶部选择线；以及第二端子。所述顶部虚设单元，包括：第一端子，耦合到所述顶部选择单元的所述第二端子；控制端子，耦合到所述顶部虚设字线；以及第二端子。所述存储单元串包括：第一端子，耦合到所述顶部虚设单元的所述第二端子；控制端子，耦合到相应字线；以及第二端子。所述控制器耦合到所述位线、所述顶部选择线、所述顶部虚设字线和所述字线。在编程操作之前，在向所述字线施加低电压的同时，所述控制器向所述顶部虚设字线、所述顶部选择线和所述位线施加预脉冲电压，并且然后在向所述字线施加所述低电压的同时，向所述顶部虚设字线、所述顶部选择线和所述位线顺序地施加所述低电压。

在阅读了在各个图和图样中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域技术人员无疑将变得显而易见。

附图说明

图1是根据本发明实施例的存储器件的框图。

图2示出了当采用示例性恢复方法时，图1中的存储器件的选择的信号的波形。

图3示出了当采用另一示例性恢复方法时，图1中的存储器件的选择的信号的波形。

图4是根据本发明实施例的操作图1中的存储器件的方法的流程图。

图5示出了当采用图4的方法时，图1中的存储器件的选择的信号的波形。

图6至图8示出了图4中的方法的影响。

图9示出了由图2、图3和图5的方法得到的电子分布。

图10示出了由图2、图3和图5的方法得到的沟道电位变化。

具体实施方式

将理解，序数“第一”、“第二”、“第三”在本文中用于区分各种元件、组件、区域、层和/或部分，并且这些元件、组件、区域、层和/或部分不应受序数限制。位置相对术语(诸如“顶部”和“底部”等)在本文中可用于区分各种元件、组件、区域、层和/或部分，而不应用于限制元件、组件、区域、层和/或部分的位置。

本文所使用的术语仅出于描述特定实施例的目的，并且不旨在限制本发明构思。如本文所使用的，单数形式的“一”、“一个”和“该”也意图包括复数形式，除非上下文另外明确指出。将进一步理解，术语“包含”当在本说明书中使用时，指定存在阐述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、组件、和/或其组。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目中的任何项和所有组合。同样，术语“示例性”旨在表示示例或说明。

将理解的是，当元件或层被称为在另一元件或层“上”、“连接到”、“耦合到”或“邻近”另一元件或层时，其可以直接在该另一元件或层上、连接到、耦合到或邻近另一元件或层，或者可以存在插入元件或层。相比而言，当元件被称为“直接在(另一个元件或层)上”、“直接连接到”、“直接耦合到”或“紧邻”另一个元件或层时，不存在中间元件或层。

尽管将参考nand闪存器件来描述本发明构思的实施例，但是将理解，本发明构思的实施例不限于此配置。例如，本发明构思可以应用于非易失性存储器件，诸如电可擦除和可编程rom(eeprom)、nor闪存、相变ram(pram)、磁ram(mram)、电阻性ram(rram)、铁电ram(fram)等，而不背离本发明构思的范围。

图1是根据本发明的实施例的存储器件1的框图。存储器件1可以是3维(3d)nand闪存器件，并且包括控制器12和存储电路14。存储电路14可以包含多个单元阵列14m，这些单元阵列14m以层堆叠并用于数据存储，m是从1到m的正整数，并且m是正整数。为了简单起见，图1仅示出了一个单元阵列14m。另外，控制器12可以耦合到存储器电路14，以控制存储器电路14的读取、编程和/或擦除操作，并且控制器12可以与外部主机通信以接收数据以存储在存储器电路14中并发送从存储器电路14获取的数据。此外，控制器12可以在对单元阵列14m进行编程之前应用恢复处理以减少编程干扰。

单元阵列14m可以包括顶部选择单元cts(1)至cts(p)、顶部虚设单元ctd(1)至ctd(p)、存储单元cm(1,1)至cm(p,n)、底部虚设单元cbd(1)至cbd(p)、以及底部选择单元cbs(1)至cbs(p)、顶部选择线tsl、顶部虚设字线tdwl、字线wl(1)至wl(n)、底部虚设字线bdwl、底部选择线bsl、源极线sl、位线bl(1)至bl(p)，其中，n、p为正整数，例如n＝64且p＝8192。顶部选择单元cts(1)至cts(p)、顶部虚设单元ctd(1)至ctd(p)、存储单元cm(1,1)至cm(p,n)、底部虚设单元cbd(1)至cbd(p)以及底部选择单元cbs(1)至cbs(p)可以布置成单元串s(1)至s(p)。在一些实施例中，单元阵列14m可以包括两行或更多行的顶部选择单元、顶部虚设单元、底部虚设单元或底部选择单元。此外，在一些实施例中，单元阵列14m可以省略底部虚设单元cbd(1)至cbd(p)。

顶部选择单元cts(1)至cts(p)、顶部虚设单元ctd(1)至ctd(p)、存储单元cm(1,1)至cm(p,n)、底部虚设单元单元cbd(1)至cbd(p)和底部选择单元cbs(1)至cbs(p)中的每一个可以是浮栅晶体管或包括控制端子、第一端子和第二端子的电荷捕获晶体管，并且可以是单级单元(slc)类型、多级单元(mlc)类型、三级单元(tlc)类型、四级单元(qlc)类型或更高级类型。顶部选择单元cts(1)至cts(p)、顶部虚设单元ctd(1)至ctd(p)、底部虚设单元cbd(1)至cbd(p)和底部选择单元cbs(1)至cbs(p)可以被编程为较高的编程状态，导致其阈值电压超过处于擦除状态的存储单元cm(1,1)至cm(p,n)的阈值电压。顶部选择线tsl可以耦合到顶部选择单元cts(1)到cts(p)的控制端子，并且位线bl(1)到bl(p)可以分别耦合到顶部选择单元cts(1)到cts(p)的第一端子。顶部虚设字线tdwl可以耦合到顶部虚设单元ctd(1)至ctd(p)的控制端子，并且顶部虚设单元ctd(1)至ctd(p)的第一端子可以分别耦合到顶部选择单元cts(1)至cts(p)的第二端子。字线wl(1)到wl(n)可以分别耦合到第一行的存储单元cm(1,1)至cm(p,1)到第n行的存储单元cm(1,n)至cm(p,n)，并且存储单元cm(1,1)至cm(p,1)的第一端子可分别耦合到顶部虚设单元ctd(1)至ctd(2)的第二端子。底部虚设字线bdwl可以耦合到底部虚设单元cbd(1)至cbd(p)的控制端子，并且底部虚设单元cbd(1)至cbd(p)的第一端子可以分别耦合到存储单元cm(1,n)至cm(p,n)的第二端子。底部选择线bsl可以耦合到底部选择单元cbs(1)至cbs(p)的控制端子，底部选择单元cbs(1)至cbs(p)的第一端子可以分别耦合到底部虚设单元cbd(1)至cbd(p)的第二端子，并且源极线sl可以耦合到底部选择单元cbs(1)至cbs(p)的第二端子。每个串s(p)可以包括串联耦合的存储单元cm(p,1)至cm(p,n)，p是整数，并且1≤p≤p。

控制器12可以耦合到顶部选择线tsl、顶部虚设字线tdwl、字线wl(1)至wl(n)、底部虚设字线bdwl、底部选择线bsl、源极线sl和位线bl(1)至bl(p)以控制顶部选择单元cts(1)至cts(p)、顶部虚设单元ctd(1)至ctd(p)、存储单元cm(1,1)至cm(p,n)、底部虚设单元cbd(1)至cbd(p)和底部选择单元cbs(1)至cbs(p)的操作。在编程操作中，可以从源极线侧到位线侧(例如，从第n行到第一行)，或者从位线侧到源极线侧(例如，从第一行到第n行)将数据编程到存储单元cm(1,1)至cm(p,n)中。当对选择的行进行编程时，控制器12可以将电源电压(例如3.3v)施加到顶部选择线tsl，将地电压(例如0v)施加到底部选择线bsl，将编程电压(例如20v)施加到选择的字线(例如wl(1))，将通过(pass)电压(例如10v)施加到未选择的字线(例如，wl(2)至wl(n))、顶部虚设字线tdwl和底部虚设字线bdwl，将地电压施加到选择的位线(例如，bl(1)和bl(2))以进行编程，并将电源电压施加到未选择的位线(例如，bl(3)和bl(p))以禁止编程。在禁止编程的串(例如bl(3))中，选择的字线(例如wl(1))上的编程电压和未选择的字线(例如wl(2)至wl(n))上的通过电压可以耦合到相应单元(例如，存储单元cm(3,1)至cm(3,n)、顶部虚设单元ctd(1)和底部虚设单元cbd(1))的沟道区域以建立具有自升压电压(例如，6v至8v)的自升压沟道，减小施加到选择的字线的编程电压与自升压沟道中的自升压电压之间的电位差，并导致编程干扰的减少。由于自升压电压的电平直接影响编程干扰的量，因此在编程操作之前，控制器12可以在读取操作中应用恢复处理，以从顶部选择单元cts(1)至cts(p)、顶部虚设单元ctd(1)至ctd(p)、存储单元cm(1,1)至cm(p,n)、底部虚设单元cbd(1)至cbd(p)和底部选择单元cbs(1)至cbs(p)的沟道释放过量的电子，以确保在禁止编程的串的自升压沟道中具有最大的自升压电压。

图2示出了当采用示例性读取操作时存储器件1的选择的信号的时序图。选择的信号包括未选择的位线bl(p)、顶部选择线tsl、顶部虚设字线tdwl、选择的字线wl(n)和未选择的字线上的信号，n是整数，1≤n≤n。未选择的字线可以是字线wl(1)至wl(n-1)、wl(n 1)。存储器件1可以在编程时段tpgm中的编程处理之前在恢复时段trcv中执行恢复处理。从时间t1到t2，控制器12将未选择的位线bl(p)、顶部选择线tsl和顶部虚设字线tdwl从低电压v1(例如，0v)驱动到预脉冲电压vpre(例如，4v)，同时将选择的字线wl(n)和未选择的字线保持在低电压v1。在时间t2，未选择的位线bl(p)、顶部选择线tsl和顶部虚设字线tdwl上的电压达到预脉冲电压vpre，从而建立禁止编程的串中的顶部选择单元和顶部虚设单元的沟道，并且在顶部虚设单元的漏极和未选择的字线之间产生路径以从相邻的存储单元释放电子。从时间t3到t4，控制器12将顶部选择线tsl从预脉冲电压vpre驱动到低电压v1。在时间t4，顶部选择线tsl上的电压达到低电压v1，顶部选择单元cts(p)关断以切断释放电子的路径，并且从顶部选择单元cts(p)的沟道释出的电子可以经由位线bl(p)释放。从时间t5到t6，控制器12将未选择的位线bl(p)从预脉冲电压vpre驱动到低电压v1。在时间t6，未选择的位线bl(p)上的电压达到低电压v1并且停止释放电子。在时间t3和t7之间，控制器12将顶部虚设字线tdwl上的电压保持在预脉冲电压vpre，从而将电子累积在顶部虚设单元ctd(p)的沟道中。从时间t7到t8，控制器12将顶部虚设字线tdwl从预脉冲电压vpre驱动到虚设单元电压vdmc，将未选择的字线从低电压v1驱动到通过电压vpass，并将选择的字线wl(n)从低电压v1驱动到第一编程脉冲电压vpgm1，从而建立禁止编程的串的自升压沟道。虚设单元电压vdmc和第一编程脉冲电压vpgm1可以基本上等于通过电压vpass。从时间t9到t10，控制器12还将选择的字线wl(n)从第一编程脉冲电压vpgm1驱动至第二编程脉冲电压vpgm2。第二编程脉冲电压vpgm2可以高于第一编程脉冲电压vpgm1。在时间t7之后，选择的字线wl(n)上的增大的电压可以逐渐提升自升压电压，从而从顶部虚设单元ctd(p)的沟道中拉出电子，使自升压电压下降，并由于编程干扰而导致存储单元中的意外的编程。

图3示出了当采用另一示例性读取操作时存储器件1的选择的信号的时序图。选择的信号包括未选择的位线bl(p)、顶部选择线tsl、顶部虚设字线tdwl、选择的字线wl(n)和未选择的字线上的信号。存储器件1可以在编程时段tpgm中的编程处理之前在恢复时段trcv中执行恢复处理。在时间t1和t3以及时间t7和t10之间，存储器件1以类似于图2的方式操作。从时间t3到t4，控制器12将顶部选择线tsl和顶部虚设字线tdwl从预脉冲电压vpre驱动到低电压v1。在时间t4，顶部选择线tsl和顶部虚设字线tdwl上的电压达到低电压vl，并且禁止编程的串中的顶部选择单元cts(p)和顶部虚设单元ctd(p)被关断。由于顶部选择单元cts(p)和顶部虚设单元ctd(p)的阈值电压超过处于擦除状态的存储单元的阈值电压，因此来自顶部虚设单元ctd(p)的沟道的电子可以被转移到相邻存储单元而不是未选择的位线bl(p)。从时间t4到t7，控制器12将顶部虚设字线tdwl保持在低电压v1。在时间t7之后，由于来自顶部虚设单元ctd(p)的电子，自升压电压降低到较低水平，由于编程干扰而导致对禁止编程的串的存储单元的非故意编程。

图4是根据本发明的实施例的操作存储器件1的方法400的流程图。方法400包括步骤s402至s406，在编程操作之前，操作存储器件1的禁止编程的串s(p)以释放过量的电子。步骤s402和s404用于从禁止编程的串s(p)去除电子，并且步骤s406用于保护禁止编程的串s(p)免受编程干扰。任何合理的步骤改变或调整都在本公开的范围内。对步骤s402至s406说明如下：

步骤s402：在编程操作之前，在将低电压vl施加到字线wl(1)至wl(n)的同时，控制器12将预脉冲电压vpre施加到顶部虚设字线tdwl、顶部选择线tsl和位线bl(p)；

步骤s404：在编程操作之前，在将低电压v1施加到字线wl(1)至wl(n)的同时，控制器12将低电压v1顺序地施加到顶部虚设字线tdwl、顶部选择线tsl和位线bl(p)；

步骤s406：在编程操作中，在将编程脉冲施加到选择的字线并将通过电压施加到未选择的字线的同时，控制器12将虚设单元电压vdmc施加到顶部虚设字线tdwl。

在步骤s402中，将预脉冲电压vpre施加到禁止编程的串s(p)的顶部虚设单元ctd(p)、顶部选择单元cts(p)和位线bl(p)，以从存储单元cm(p,1)至cm(p,n)，特别是从禁止编程的串s(p)的存储单元cm(p,1)，提取电子，并将电子释放到位线bl(p)中。在步骤s404中，当在向顶部选择单元cts(p)和位线bl(p)施加预脉冲电压vpre的同时向顶部虚设单元ctd(p)施加低电压v1时，从顶部虚设单元ctd(p)释出的电子被从顶部选择单元cts(p)的源极释放到位线bl(p)中。类似地，当在向位线bl(p)施加预脉冲电压vpre的同时向顶部选择单元cts(p)施加低电压v1时，从顶部选择单元cts(p)释出的电子被释放到位线bl(p)中。以这种方式，在步骤s406中的编程操作期间，没有电子或数量非常有限的电子将返回到禁止编程的串s(p)的存储单元。虚设单元电压vdmc可以基本上等于或不同于通过电压vpass。

图5示出了采用方法400时存储器件1的选择的信号的时序图。选择的信号包括未选择的位线bl(p)、顶部选择线tsl、顶部虚设字线tdwl、选择的字线wl(n)和未选择的字线上的信号。存储器件1可以在编程时段tpgm中的编程处理之前在恢复时段trcv中执行恢复处理，该恢复时段trcv发生在时间t1至t9之间，并且编程时段tpgm发生在时间t9之后。在时间t1和t3之间，存储器件1以类似于图2的方式操作。从时间t3到t5，控制器12将顶部虚设字线tdwl从预脉冲电压vpre驱动到低电压v1。在时间t5，顶部虚设字线tdwl上的电压达到低电压vl，并且禁止编程的串中的顶部虚设单元ctd(p)被关断。从时间t4到t6，控制器12将顶部选择线tsl从预脉冲电压vpre驱动到低电压v1。在时间t6，顶部选择线tsl上的电压达到低电压v1，并且禁止编程的串中的顶部选择单元cts(p)被关断。从时间t7至t8，控制器12将位线bl(p)从预脉冲电压vpre驱动到低电压v1。在时间t8，位线bl(p)上的电压达到低电压v1，完成从禁止编程的串去除电子。从时间t9到t12，存储器件1以类似于图2中的时间t7到t10处的操作的方式操作。在时间t9之后，由于从禁止编程的串去除了大量的电子，因此自升压电压升高，有助于抑制编程操作期间的编程干扰并提高数据可靠性。

尽管就顶部虚设字线tdwl、顶部选择线tsl和位线bl(p)描述了方法400，但是通过分别用底部虚设字线bdwl、底部选择线bsl和源极线sl代替方法400中的顶部虚设字线tdwl、顶部选择线tsl和位线bl(p)，以将不需要的电子从源极侧释放到源极线sl中，方法400也适用于底部虚设字线bdwl、底部选择线bsl和源极线sl。

图6至图8以横截面视图示出了步骤s402和s404对存储器件1的串s(p)的影响。禁止对串s(p)进行编程，并且串s(p)包括顶部选择单元cts(p)、顶部虚设单元ctd(p)、存储单元cm(p,1)至cm(p,n)、底部虚设单元cbd(p)和底部选择单元cbs(p)。在图6中，预脉冲电压vpre被施加到位线bl(p)、源极线sl以及顶部选择单元cts(p)、顶部虚设单元ctd(p)、底部虚设单元cbd(p)和底部选择单元cbs(p)的控制端子，并且将低电压vl施加到存储单元cm(p,1)至cm(p,n)的控制端子，从而通过预脉冲电压vpre引起沟道60至63，从存储单元cm(p,1)和cm(p,n)拉出电子，并且将电子从顶部虚设单元ctd(p)的源极泄漏到位线bl(p)中，并且从底部虚设单元cbd(p)的漏极泄漏到源极线sl中。在图7中，将低电压vl施加到顶部虚设单元ctd(p)、底部虚设单元cbd(p)和存储单元cm(p,1)至cm(p,n)的控制端子，并且将预脉冲电压vpre施加到位线bl(p)、源极线sl、以及顶部选择单元cts(p)和底部选择单元cbs(p)的控制端子，从而去除沟道61和62而保持沟道60和63，拉出从顶部虚设单元ctd(p)和底部虚设单元cbd(p)释出的电子，将电子从顶部选择单元cts(p)的源极释放到位线bl(p)中，并从底部选择单元cbs(p)的漏极释放到源极线sl中。在图8中，将低电压vl施加到顶部选择单元cts(p)、顶部虚设单元ctd(p)、存储单元cm(p,1)至cm(p,n)、底部虚设单元cbd(p)和底部选择单元cbs(p)的控制端子，并且将预脉冲电压vpre施加到位线bl(p)和源极线sl，从而去除沟道60至63，从顶部选择单元cts(p)和底部选择单元cbs(p)拉出电子，并将电子释放到位线bl(p)和源极线sl中。以图6至图8中描绘的方式，在编程之前，将过量的电子释放到位线bl(p)和源极线sl中，从而增大了自升压沟道中的自升压电压并降低了编程操作期间的编程干扰的水平。

图9分别示出了图2、图3和图5中的方法的电子分布90至92，其中，水平轴表示距源极线sl的距离，而垂直轴表示电子密度。电子分布90示出了当采用图2的方法时，在顶部选择单元cts(p)和顶部虚设单元ctd(p)中累积了大量电子，电子分布91示出了当采用图3的方法时，在顶部选择单元cts(p)和顶部虚设单元ctd(p)中积累了更大量电子，并且电子分布92示出了当采用图5的方法时，在位线bl(p)上的所有单元中的减少量的电子。

图10分别示出了图2、图3和图5中的方法的沟道电压100至102，其中，水平轴表示距源极线sl的距离，而垂直轴表示沟道电压。与沟道电压100和101相比，沟道电压102具有最高的沟道电压，并且因此，在图2、图3和图5的方法中，编程干扰最小。

使用存储器件1和方法400以从存储电路14的禁止编程的串中顺序地提取过量的电子，从而减少禁止编程的串中的电子，增大自升压电压，减小编程干扰的水平并传送增强的数据可靠性。

本领域技术人员将容易地观察到，可以在保持本发明的教导的同时，对装置和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。