比较电路与存储芯片的制作方法

本公开涉及集成电路技术领域，具体而言，涉及一种能够快速比较变化电压的比较电路以及应用该比较电路的存储芯片。

背景技术：

在dram(dynamicrandomaccessmemory，动态随机存取存储器)中，由于低电压的敏感特性，常需要对低电压进行快速比较并输出低电压识别结果，以确保低电压输出正常。相关技术中，一般采用在高电压域工作的误差放大器搭建比较电路实现此功能，但是由于dram中高电压均由电荷泵产生，效率较低，且误差比较器通常需要外加偏置电路，因此这种比较电路功耗较大，且比较结果输出速度较慢，难以满足dram芯片对低电压比较的高速、低功耗要求。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

本公开的目的在于提供一种比较电路与存储芯片，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的低电压比较电路比较速度不够、功耗较大等问题。

根据本公开的第一方面，提供一种比较电路，包括：比较模块，其第一输入端连接待测电压，其第二输入端连接参考电压；状态判断模块，其第一输入端连接所述比较模块的第一输出端，其第二输入端连接所述比较模块的第二输出端；状态存储模块，其输入端连接所述比较模块的第一输出端，其使能端连接所述状态判断模块的输出端。

在本公开的一个示例性实施例中，比较电路还包括：脉冲发生电路，其输出端连接所述比较模块的使能端。

在本公开的一个示例性实施例中，所述脉冲发生电路的输入端接收脉冲使能信号，所述状态存储模块的控制端接收存储控制信号。

在本公开的一个示例性实施例中，所述比较模块包括：第一晶体管，其栅极作为所述比较模块的第一输入端；第二晶体管，其栅极作为所述比较模块的第二输入端；第三晶体管，其源极连接所述第一晶体管的漏极；第四晶体管，其源极连接所述第二晶体管的漏极；第五晶体管，其漏极作为所述比较模块的第一输出端，其漏极还连接所述第三晶体管的漏极和所述第四晶体管的栅极，其源极连接电源端；第六晶体管，其漏极作为所述比较模块的第二输出端，其漏极还连接所述第四晶体管的漏极和所述第三晶体管的栅极，其源极连接所述电源端；第七晶体管，其栅极作为所述比较模块的使能端，其漏极连接所述第一晶体管的源极和所述第二晶体管的源极，其漏极接地。

在本公开的一个示例性实施例中，所述比较模块还包括：第一开关管，其第一端连接所述电源端，其第二端连接所述比较模块的第一输出端，其控制端连接所述比较模块的使能端；第二开关管，其第一端连接所述电源端，其第二端连接所述比较模块的第二输出端，其控制端连接所述比较模块的使能端。

在本公开的一个示例性实施例中，所述比较模块还包括：第三开关管，其第一端连接所述电源端，其第二端连接所述第一晶体管的漏极，其控制端连接所述比较模块的使能端；第四开关管，其第一端连接所述电源端，其第二端连接所述第二晶体管的漏极，其控制端连接所述比较模块的使能端。

在本公开的一个示例性实施例中，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管均为p型晶体管。

在本公开的一个示例性实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第七晶体管均为n型晶体管。

在本公开的一个示例性实施例中，所述第五晶体管和所述第六晶体管均为p型晶体管。

在本公开的一个示例性实施例中，所述状态存储模块为触发器或寄存器。

在本公开的一个示例性实施例中，所述状态判断模块包括一个异或门。

在本公开的一个示例性实施例中，所述待测电压在时间t内由第一电压变化到第二电压。

在本公开的一个示例性实施例中，所述参考电压大于所述第一电压且小于所述第二电压。

根据本公开的第二方面，提供一种存储芯片，包括：如上任一项所述的比较电路；第一电源和第二电源，所述第一电源作为所述待测电压，所述第二电源为所述比较电路供电。

在本公开的一个示例性实施例中，存储芯片还包括：参考电压产生电路，用于产生所述参考电压。

本公开实施例通过使用状态存储模块存储比较器的输出值，使用与比较模块的两个输出结果相关的控制信号控制状态存储模块的存储，可以缩短比较器两次输出比较结果的间隔时间，极大提高电压比较结果的输出速率，无需设置偏置电路、使用高电压供电即可在较低功耗下提高dram中低电压比较结果的输出速率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中比较电路的结构示意图。

图2是本公开另一个实施例中比较电路的结构示意图。

图3是本公开示例性实施例中比较电路的电路示意图。

图4是是本公开示例性实施例中比较模块的结构示意图。

图5是是本公开另一个实施例中比较模块的结构示意图。

图6是是本公开再一个实施例中比较模块的结构示意图。

图7是本公开示例性实施例提供的存储芯片。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中比较电路的结构示意图。

参考图1，比较电路100可以包括：

比较模块11，其第一输入端in11连接待测电压vddq，其第二输入端in12连接参考电压vref；

状态判断模块12，其第一输入端in21连接比较模块11的第一输出端out11，其第二输入端in22连接比较模块11的第二输出端out12；

状态存储模块13，其输入端in3连接比较模块11的第一输出端out11，其使能端en3连接状态判断模块12的输出端out2。

在图1所示实施例中，待测电压vddq在时间t内由第一电压v1变化到第二电压v2，参考电压vref大于第一电压v1且小于第二电压v2。时间t根据待测电压种类的不同而不同。

比较模块11的第一输出端out11用于输出存储到状态存储模块13的电压检测结果，第二输出端out12用于输出与out12状态相反的电平，例如当out11的输出电平为高电平时，out12的输出电平为低电平；当out11的输出电平为低电平时，out12的输出电平为高电平。本公开实施例中，高电平、低电平的高或者低均是相对而言，电平的具体电压值可以根据电路设置而不同。

状态判断模块12的输出信号可以用于控制状态存储模块13的存储时机，即，根据比较模块11的输出时机，控制状态存储模块13的存储时机，从而可以准确存储比较模块11的输出信号，在比较模块11需要实现快速比较时，可以通过状态存储模块13维持比较模块11的输出信号被后续电路读取的时长，避免比较电路的输出端为了维持足够的读取时长而消耗功耗。此外，状态存储模块13也不需要额外的时钟驱动，节省了版图的布线空间。

图2是本公开另一个实施例中比较电路的结构示意图。

参考图2，比较电路100还可以包括：

脉冲发生电路14，其输出端out4连接比较模块11的使能端en1。

在本公开的一个示例性实施例中，脉冲发生电路14的输入端in4用于接收脉冲使能信号pulseen，状态存储模块13的控制端con用于接收存储控制信号crtl。

在图2所示实施例中，比较模块11的使能端受到脉冲发生电路14输出的脉冲信号控制，从而可以仅在脉冲电平为使能电平的情况下读取输入端的输入信号，可以无需随时维持比较模块11的运转，在比较模块11比较结束后即关闭比较模块11，有效降低比较模块11功耗。此外，由于使用脉冲信号控制比较模块11的使能状态，可以准确控制比较模块11的读取时机，由于比较模块11的输出信号被信号存储模块13存储，因此可以缩短比较模块11两次比较的时间间隔，有效减小比较模块11的功耗。状态存储模块13和脉冲发生电路14均受对应的使能信号控制，可以提高电路设置的灵活性，在无需状态存储模块13和/或脉冲发生电路14运行时，无需改变电路形态即可改变电路的工作状态。

图3是本公开示例性实施例中比较电路的电路示意图。

参考图3，在一个实施例中，比较模块311为比较器，状态存储模块313为触发器或寄存器(图3和以下说明中以d触发器为例)，状态判断模块312包括一个异或门。异或门312的输出信号连接d触发器313的时钟端，比较器311的第一输出端连接d触发器313的输入端。

在图3所示实施例中，比较器311的反相输入端连接待测电压vddq，反相输入端连接参考电压vref，两个输出端均连接异或门312。当比较器311没有使能时，比较器311的两个输出端均为低电平0或均为高电平1，此时异或门312的输出为低电平0；当比较器311使能后，比较器311的两个输出端的输出为一个高电平1和一个低电平0，因此异或门312的输出信号在比较器311使能之后变为高电平1。由于异或门312的输出信号连接d触发器313的时钟端，因此，当比较器311使能之后，d触发器313的时钟驱动端ck由0变1，d触发器313将数据端口d的数据保存下来。即便之后比较器311再次关断，d触发器313保存的数据也不会丢失。因为比较器311只在脉冲电平为高的状态下工作，在脉冲电平为低的状态下不工作，这节省了比较器311的功耗。此外，d触发器313只在异或门的输出电平发生变化的沿工作，而在异或门的输出电平不变化的期间也不产生功耗。因此，图3所示电路相比现有技术而言具有较低功耗。

在图3所示实施例中，比较器311的使能端连接脉冲发生电路14。由于d触发器313的控制端受异或门312的输出信号控制，比较器311的输出信号能够及时被d触发器313锁存，因此脉冲发生电路14的使能电平可以维持较短时长，即只要该使能电平的每次维持时长允许比较器311读取输入信号并输出比较结果即可，使比较器311无需随时工作，进一步降低功耗。

可以理解的是，图3所示实施例中各模块的实施例均为示例，在实际应用中，本领域技术人员可以根据图1和图2所示原理通过其他电路实现各模块的功能，本公开对此不作特殊限制。

图4是是本公开示例性实施例中比较模块的结构示意图。

参考图4，比较模块11可以包括：

第一晶体管m1，其栅极作为比较模块11的第一输入端；

第二晶体管m2，其栅极作为比较模块11的第二输入端；

第三晶体管m3，其源极连接第一晶体管m1的漏极；

第四晶体管m4，其源极连接第二晶体管m2的漏极；

第五晶体管m5，其漏极作为比较模块11的第一输出端，其漏极还连接第三晶体管m3的漏极和第四晶体管m4的栅极，其源极连接电源端vdd；

第六晶体管m6，其漏极作为比较模块11的第二输出端，其漏极还连接第四晶体管m4的漏极和第三晶体管m3的栅极，其源极连接电源端vdd；

第七晶体管m7，其栅极作为比较模块11的使能端，其漏极连接第一晶体管m1的源极和第二晶体管m2的源极，其漏极接地。

在本公开的一个示例性实施例中，第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4和第七晶体管m7均为n型晶体管，第五晶体管m5和第六晶体管m6均为p型晶体管。

参考图4，除了对比较模块11外部连接的电路进行改进，以降低功耗、提高比较速度，本公开实施例还对比较模块11本身的电路进行了改进。在图4所示实施例中，采用第一晶体管m1～第七晶体管m7构成strongarm(强臂)结构的动态比较器。由于该动态比较器中，左侧桥臂(由第三晶体管m3和第五晶体管m5构成)的两个晶体管的栅极均连接右侧桥臂(由第四晶体管m4和第六晶体管m6构成)两个晶体管的漏极相连点(第一节点n1)，且第一节点n1作为动态比较器的一个输出端；右侧桥臂的两个晶体管的栅极均连接左侧桥臂两个晶体管的漏极相连点(第二节点n2)，且第二节点n2作为动态比较器的另一个输出端，在使能信号en为低电平时，第七晶体管m7截止，m5-m3-m1通路和m6-m4-m2通路均没有低电位，第五晶体管m5的漏极第一节点n1和第六晶体管m6的漏极第二节点n2均被拉到了高电平vdd，上述两条通路上从电源vdd一直到第七晶体管的漏极均为高电平；在使能信号为高电平时，第七晶体管m7导通，第一晶体管m1和第二晶体管m2受到输入电压vin1和vin2影响导通，且在vin1和vin2不相等时，第一晶体管m1和第二晶体管m2的导通电阻不相等，即第一节点n1或第二节点n2放电至低电平的速度不相等。如果vin1大于vin2，第一节点n1的放电速率大于第二节点n2的放电速率，第一节点n1的电压更快达到低电平gnd，第四晶体管m4截止，第六晶体管m6导通，第四晶体管m4的漏极第二节点n2的电压等于高电平vdd，大于第一节点n1的电压gnd，输出电压比较结果；同理，如果vin1小于vin2，第二节点n2的电压更快达到低电平gnd，第三晶体管m3截止，第五晶体管m5导通，第三晶体管m3的漏极第一节点n1的电压等于高电平vdd，大于第二节点n2的电压gnd，输出电压比较结果。由于放电速度大于充电速度，因此图4所示实施例的电路与相关技术相比能够更快输出电压比较结果，从而提高了比较器的速度。

图5是是本公开另一个实施例中比较模块的结构示意图。

参考图5，比较模块11还可以包括：

第一开关管s1，其第一端连接电源端vdd，其第二端连接比较模块11的第一输出端，其控制端连接比较模块11的使能端；

第二开关管s2，其第一端连接电源端，其第二端连接比较模块11的第二输出端，其控制端连接比较模块11的使能端。

在图5所示实施例中，对第五开关管m5增加了并联的第一开关管s1，且第一开关管s1的控制端连接比较器的使能端；对第六开关管m6增加了并联的第二开关管s2，且第二开关管s2的控制端连接比较器的使能端。从而，在第一开关管s1、第二开关管s2均受控于使能端连接的低电平(在一些实施例中，该低电平存在于脉冲信号中，由脉冲发生电路14产生)而导通时，第七晶体管m7截止，第一节点n1和第二节点n2均被拉到了高电平vdd，在第一开关管s1、第二开关管s2均受控于使能端连接的高电平(同理可为脉冲信号中的高电平)而关断时，第七晶体管m7导通，第一节点n1或第二节点n2之一将更快放电至低电平gnd，从而使第一节点n1和第二节点n2中的一个为高电平vdd，另一个为低电平gnd(参见图4所示实施例的说明)。由于第一开关管s1和第二开关管s2的设置直接将第一节点n1和第二节点n2的电压设置为vdd，而非图4所示实施例中通过第六晶体管m6的结电容和第五晶体管m5的结电容将第一节点n1和第二节点n2的电压充电到vdd，因此，第一开关管s1和第二开关管s2的设置加快了比较器的比较速度。

图6是是本公开再一个实施例中比较模块的结构示意图。

参考图6，比较模块11还可以包括：

第三开关管s3，其第一端连接电源端vdd，其第二端连接第一晶体管m1的漏极，其控制端连接比较模块11的使能端；

第四开关管s4，其第一端连接电源端vdd，其第二端连接第二晶体管m2的漏极，其控制端连接比较模块11的使能端。

在本公开的一个示例性实施例中，第一开关管s1、第二开关管s2、第三开关管s3和第四开关管s4均为p型晶体管。

在图6所示实施例中，在第一晶体管m1的漏极与电源vdd之间设置第三开关管s3，在第二晶体管m2的漏极与电源vdd之间设置第四开关管s4，并且使用使能信号控制第三开关管s3和第四开关管s4，从而，在第三开关管s3和第四开关管s4均受控于使能端连接的低电平(在一些实施例中，低电平存在于脉冲信号中，由脉冲发生电路14产生)而导通时，直接将第三晶体管m3的源极和第四晶体管m4的源极设置为高电平vdd。由上述分析可知，此时第七晶体管m7截止，第一节点n1和第二节点n2均为高电平vdd。当第三开关管s3和第四开关管s4均受控于使能端连接的高电平而导通时，第七晶体管m7导通，第一晶体管m1和第二晶体管m2提供放电通路，vin1和vin2的大小影响第一节点n1和第二节点n2哪个先到达低电平gnd，从而引起另一个节点的电平变化为高电平vdd，输出比较结果。

由于第三开关管s3的设置直接将第一晶体管m1的漏极设置为vdd，避免了第一节点n1和第二节点n2被设置为高电平vdd后，经由导通的第三晶体管m3为导通的第一晶体管m1的结电容充电，或者经由导通的第四晶体管m4为导通的第二晶体管m2的结电容充电，影响第一节点n1和第二节点n2达到稳定的高电平vdd的时间。同时，避免第一节点n1的电压受到导通的第一晶体管m1的电阻的分压影响而与第二节点n2的电压(同样受到导通的第二晶体管m2的电阻的分压影响)不完全相等。因此，第三开关管s3和第四开关管s4的设置可以进一步提高比较器的比较速度。

由于第一开关管s1～第四开关管s4和第七晶体管m7均受控于比较模块11的使能信号en，可以仅使用一个以脉冲信号形式存在的使能信号实现使能电平的变换，提高比较器的比较速度。

因此，图4～图6所示动态比较器可以极大提高比较结果的输出速度。

本公开还提供一种应用如上任一所示实施例提供的比较电路的存储芯片。

图7是本公开示例性实施例提供的存储芯片。

参考图7，存储芯片700可以包括：

如上任一项的比较电路71；

第一电源72和第二电源73，第一电源72作为待测电压，第二电源73为比较电路供电。

在本公开的一个示例性实施例中，存储芯片还包括：参考电压产生电路74，用于产生比较电路71中的参考电压vref。

在图7所示实施例中，第二电源73相当于图4～图6所示实施例中的电源vdd。由于使用低功耗、高比较速度的比较电路71，存储芯片700可以实现更高的存储速度以及更低的功耗。

综上所述，本公开实施例中，通过使用比较模块11的两个输出信号实现对状态存储模块13的存储时机的控制，使状态存储模块13存储比较器11的输出信号，可以有效提高比较速率和降低功耗；通过使用脉冲发生模块14产生的脉冲信号控制比较模块11，可以降低比较电路的功耗；通过对比较模块11的内部电路使用动态比较器进行改进，可以提高比较模块11本身的比较速率。叠加效果后，本公开实施例提供的比较电路可以具有更高的比较速度、更低的功耗。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。