存储器件及其操作方法与流程

存储器件及其操作方法
1.相关申请的交叉引用
2.本申请要求于2019年12月26日在韩国知识产权局递交的题为“存储器件及其操作方法”的韩国专利申请no.10-2019-0175689的优先权，其全部公开内容通过引用并入本文中。
技术领域
3.实施例涉及一种存储器件及其操作方法。


背景技术：

4.包括非易失性存储元件的存储器件使用预脉冲方案来防止在执行读操作、程序验证操作等时发生热载流子注入(hci)或软擦除。


技术实现要素：

5.实施例针对一种存储器件，包括：存储器单元阵列，该存储器单元阵列包括多个单元串，每个单元串包括分别连接在多个串选择线与多个接地选择线之间的多个存储器单元以及连接到该多个存储器单元的多个字线；控制逻辑，被配置为生成提供给多个串选择线的第一电压和提供给多个接地选择线的第二电压，并调整第一电压和第二电压的每个电压电平调整以控制多个单元串的沟道升压电平；以及行解码器，被配置为在控制逻辑的控制下将读电压、读通过电压、第一电压和第二电压提供给存储器单元阵列。控制逻辑可以生成第一电压和第二电压中的一个作为预脉冲电压。行解码器可以将第三电压提供给多个字线中的至少一个字线。第三电压可以在所述预脉冲电压具有高于或等于预定第一阈值的电平时具有第一电平，并在所述预脉冲电压具有低于第一阈值的电平时具有第二电平，第二电平高于第一电平。
6.实施例还针对一种存储器件，包括：多个单元串，每个单元串包括设置在多个字线与多个位线的交点处并串联连接在多个串选择线与多个接地选择线之间的多个存储器单元；以及控制逻辑，被配置为选择多个单元串中的至少一个以执行读操作或程序验证操作，并被配置为控制预脉冲电压使得预脉冲电压被选择性地输入到与未选单元串连接的串选择线或接地选择线。预脉冲电压的值可以在根据阈值电压分布的预定读电压被输入到所选单元串之前的时段期间大于预定阈值，并且可以在输入预定读电压的时段期间小于或等于预定阈值。
7.实施例还针对一种存储器件，包括：存储器单元阵列，包括多个单元串，每个单元串包括多个存储器单元以及连接到多个存储器单元的多个字线；控制逻辑，被配置为使得连接到多个单元串的多个串选择线或多个接地选择线被控制为进行预充电，并且调整多个字线中的至少一个以控制多个单元串的每个沟道的电位电平，从而执行读操作和程序验证操作；以及行解码器，被配置为在控制逻辑的控制下将读电压或读通过电压输入到多个字线，以控制读操作或程序验证操作。控制逻辑可以在与多个存储器单元中的虚设存储器单
元相连的字线中选择至少一个字线作为势垒线，并且可以输入预定控制电压以控制沟道的电位电平，其中预定控制电压具有低于读通过电压的电平的电平。
附图说明
8.通过参考附图详细地描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
9.图1示出了根据示例实施例的存储器件。
10.图2是示出了根据示例实施例的存储器件的存储器单元阵列的等效电路图。
11.图3a和图3b示出了根据示例实施例的存储器件。
12.图4a和图4b示出了根据示例实施例的存储器件。
13.图5是示出了根据示例实施例的存储器件的单元串的电路图。
14.图6至图8示出了根据示例实施例的存储器件的操作。
15.图9是示出了根据示例实施例的存储器件的操作方法的流程图。
16.图10a和图10b是示出了根据示例实施例的在存储器件中选择势垒线的方法的流程图。
17.图11至图12b示出了根据示例实施例的存储器件的操作。
18.图13a和图13b示出了根据示例实施例的存储器件的操作。
19.图14至图15b示出了根据示例实施例的存储器件的操作。
20.图16至图17b示出了根据示例实施例的存储器件的操作。
21.图18是示出了根据示例实施例的存储器件的操作方法的流程图。
22.图19示出了根据示例实施例的包括存储器件的移动系统。
23.图20示出了根据示例实施例的包括存储器件的数据中心。
24.图21是示出了根据另一示例实施例的存储器件的示图。
具体实施方式
25.图1示出了根据示例实施例的存储器件。
26.参考图1，根据示例实施例的存储器件100可以包括存储器单元阵列110、电压生成器120、控制逻辑130、行解码器140和读/写电路150。存储器单元阵列110可以包括多个存储器单元，并且可以被分成多个块。
27.多个存储器单元可以通过串选择线ssl、字线wl和接地选择线gsl连接到行解码器140，并且可以通过位线bl连接到读/写电路150的页缓冲器pb。作为示例，在存储器单元阵列110包括的多个块中的每一个中，布置在距衬底相同高度处的多个存储器单元可以连接到同一字线wl，并且布置在平行于衬底的上表面的平面上的相同位置的多个存储器单元可以设置共享单个沟道区域的单元串。
28.电压生成器120可以使用外部提供的功率pwr来生成用于存储器件100的操作的各种电压。例如，电压生成器120可以生成提供给字线wl的读电压和读通过电压，用于读操作和/或程序验证操作。另外，电压生成器120可以生成提供给串选择线ssl和接地选择线gsl的控制电压和预脉冲电压。
29.控制逻辑130可以基于从外部接收的命令cmd和地址addr来生成用于编程操作或
读操作的各种控制信号。例如，控制逻辑130可以生成用于控制由电压生成器120生成的电压的电平的电压控制信号。另外，控制逻辑130可以将行地址信号x-addr提供给行解码器140，并且可以将列地址信号y-addr提供给读/写电路150。
30.行解码器140可以响应于行地址信号x-addr而选择包括在存储器单元阵列110中的多个单元串中的至少一个单元串，并且可以在与所选单元串相连的多个字线中选择至少一个字线。作为示例，在读操作中，行解码器140可以将读电压提供给所选字线，并且可以将读通过电压提供给未选字线。另外，行解码器140可以将用于读操作的控制电压提供给与所选单元串相连的所选串选择线和所选接地选择线。
31.在示例实施例中，行解码器140可以在读操作中将预脉冲电压选择性地提供给与未选单元串相连的未选串选择线或未选接地选择线。例如，行解码器140可以在字线的设置时段期间将预脉冲电压提供给未选串选择线并将接地电压提供给未选接地选择线。在另一实施例中，行解码器140可以在字线的设置时段期间将接地电压提供给未选串选择线并将预脉冲电压提供给未选接地选择线。
32.控制逻辑130可以被配置为在读操作中将单元串的沟道升压电平控制为预定电平，并且可以包括沟道升压控制单元cbc。沟道升压控制单元cbc可以将预脉冲控制信号输出到行解码器140，以在读操作中在预定沟道升压时段期间将预脉冲电压选择性地提供给未选串选择线或未选接地选择线。另外，沟道升压控制单元cbc可以在读操作中在预定沟道升压时段期间将包括在未选单元串中的沟道区域逻辑划分为多个沟道区域，并且可以选择多个未选字线中的至少一个作为势垒线以控制多个分离的沟道区域的每个沟道升压电平。在图1中，沟道升压控制单元cbc被示出为包括在控制逻辑130中。然而，可以在控制逻辑130的外部实现沟道升压控制单元cbc。
33.沟道升压控制单元cbc可以控制行解码器140在调整多个逻辑分离的沟道区域的电位的沟道升压时段期间将低于预定阈值的电压提供给势垒线，例如将接地电压提供给势垒线。另外，沟道升压控制单元cbc可以控制行解码器140在将读电压输入到所选字线且页缓冲器从与所选字线相连的所选存储器单元读取数据的读出时段期间将高于或等于阈值的电压提供给势垒线，例如将与读通过电压相同的电压提供给势垒线。
34.在沟道升压时段期间，在沟道升压控制单元cbc的控制下，可以将设置在势垒线上方的沟道的电位升压到第一电平，并且可以将设置在势垒线下方的沟道的电位升压到第二电平。第二电平可以低于第一电平，并且可以例如是接地电平。上面的示例可以对应于所选字线设置在势垒线上方的情况。作为示例，当所选字线设置在势垒线下方时，可以将设置在势垒线上方的沟道的电位升压到第二电平，并且可以将设置在势垒线下方的沟道的电位升压到第一电平。
35.当在读出时段期间将高于或等于预定阈值的电压输入到势垒线时，可以将设置在势垒线上方和下方的沟道的电位升压到低于第一电平且高于第二电平的第三电平。因此，在由沟道升压控制单元cbc执行读操作时，未选单元串的沟道电位可以低于现有的升压电平。因此，可以显著减小功耗的增加，并且可以有效地抑制热载流子注入(hci)或软擦除的发生。
36.读/写电路150可以用作写驱动器或读出放大器，并且可以包括页缓冲器pb。例如，在编程操作中，读/写电路150可以用作写驱动器，以将取决于要存储在存储器单元阵列110
中的数据而确定的电压提供给位线bl。另外，在读操作期间，读/写电路150可以操作作为读出放大器，以读出存储在存储器单元阵列110中的数据。
37.根据示例实施例的存储器件100可以具有多堆叠(或者，多层)结构，其中穿过多个字线wl的沟道区域中的每一个包括下沟道区域和上沟道区域。下沟道区域和上沟道区域可以在垂直于衬底的方向上彼此连接。取决于存储器件100的集成密度的程度，多个字线wl的堆叠级的数量可以被确定为48、64、96等。在示例实施例中，多个字线wl的堆叠级的数量可以为约190或更多。
38.根据示例实施例的存储器件100可以具有在外围电路上形成并设置有多个存储器单元的外围电路上覆单元(cop)结构。外围电路可以在单个晶片上包括控制逻辑130、行解码器140和读/写电路150。在另一实施例中，存储器件100可以具有如下结构：在不同的晶片上形成有外围电路和多个存储器单元，然后使用金属互连技术等彼此电连接。
39.图2是示出了根据示例实施例的存储器件的存储器单元阵列的等效电路图。
40.参考图2，存储器单元阵列200可以包括多个单元串s1至sn，每个单元串包括彼此串联连接的n个存储器单元mc1至mcn。单元串s1至sn可以各自包括分别串联连接到存储器单元mc1至mcn的两端的接地选择晶体管gst和串选择晶体管sst。彼此串联连接的n个存储器单元mc1至mcn可以分别连接到n个字线wl1至wln。可以在接地选择晶体管gst与第一存储器单元mc1之间和/或在串选择晶体管sst与第n存储器单元mcn之间进一步设置未存储有数据的虚设单元。可以将虚设单元不同地添加到除上述位置以外的位置。
41.在接地选择晶体管gst中，栅极端子可以连接到接地选择线gsl1至gsln，并且源极端子可以连接到公共源极线csl。在串选择晶体管sst中，栅极端子可以连接到串选择线ssl1至ssln，并且源极端子可以连接到第n存储器单元mcn的漏极端子。
42.尽管图2示出了单个接地选择晶体管gst和单个串选择晶体管sst连接到彼此串联连接的n个存储器单元mc1至mcn的结构，但是多个接地选择晶体管gst和/或多个串选择晶体管sst可以连接到n个存储器单元mc1至mcn。
43.串选择晶体管sst的漏极端子可以连接到位线bl1至blm中的相应一个。当通过串选择线ssl1至ssln将信号输入到串选择晶体管sst的栅极端子时，可以将通过位线bl1至blm输入的信号发送到彼此串联连接的存储器单元mc1至mcn以执行编程操作或读操作。另外，可以通过形成在衬底中的阱区输入预定擦除电压，使得执行擦除操作以擦除写入存储器单元mc1至mcn中的数据。
44.在读操作中，可以将具有预定电平的导通电压输入到所选串选择线和连接到所选单元串的所选接地选择线。另外，可以将预定预脉冲电压选择性地输入到与未选单元串连接的未选串选择线或未选接地选择线。基于从多个未选字线中选出的至少一个，设置在势垒线的一侧的沟道可以具有被设为第一电平的电位，并且设置在势垒线的另一侧的沟道可以具有被设为与第一电平不同的第二电平的电位。在将读电压输入到与所选存储器单元相连的所选字线以读取数据的读出时段期间，可以将沟道的电位设定为第一电平与第二电平之间的第三电平。
45.图3a和图3b示出了根据示例实施例的存储器件。图3a示出了根据示例实施例的存储器件的结构，以及图3b示出了根据示例实施例的存储器件的单元区域的结构。
46.首先参考图3a，根据示例实施例的存储器件300可以包括在垂直方向上堆叠的单
元区域c和外围电路区域p。
47.外围电路区域p可以设置在单元区域c下方，并且可以包括第一衬底301。另外，外围电路区域p可以包括设置在第一衬底301上的多个电路元件303、连接到电路元件303的多个布线305、使电路元件303和布线305彼此绝缘的层间绝缘层307等。包括在外围电路区域p中的电路元件303可以提供用于驱动存储器件300的电路(例如，页缓冲器、行解码器等)。
48.单元区域c可以包括设置在第一层间绝缘层307上的第二衬底302。另外，单元区域c可以包括堆叠在第二衬底302上的接地选择线gsl、字线wl、串选择线ssl1和ssl2、以及多个绝缘层il。多个绝缘层il可以与接地选择线gsl、字线wl以及串选择线ssl1和ssl2交替地堆叠。接地选择线gsl以及串选择线ssl1和ssl2的数量可以相对于图3a中所示的数量进行各种修改。
49.另外，单元区域c可以包括在垂直于第二衬底302的上表面的第一方向(z轴方向)上延伸的沟道结构ch。沟道结构ch可以穿过接地选择线gsl、字线wl以及串选择线ssl1和ssl2，以连接到第二衬底302。沟道结构ch可以包括沟道区域310、填充沟道区域310的内部空间的掩埋绝缘层320、位线连接层330等。沟道结构ch中的每一个可以通过位线连接层330连接到至少一个位线。接地选择线gsl、字线wl、串选择线ssl1和ssl2、绝缘层il和沟道结构ch可以被定义为堆叠结构。
50.至少一个栅极绝缘层可以设置在沟道区域310的外部。在示例实施例中，栅极绝缘层可以包括从沟道区域310依次设置的隧穿层、电荷存储层、阻挡层等。隧道层、电荷存储层和阻挡层中的至少一个可以具有围绕接地选择线gsl、字线wl以及串选择线ssl1和ssl2的形状。
51.接地选择线gsl、字线wl以及串选择线ssl1和ssl2可以被层间绝缘层350覆盖。另外，接地选择线gsl、字线wl以及串选择线ssl1和ssl2可以通过字线切口340被分成多个区域。在示例实施例中，串选择线ssl1和ssl2可以通过平行于第二衬底302的上表面的第二方向(y轴方向)上的彼此相邻的一对字线切口340之间的隔离绝缘层360被分成多个区域。
52.在设置有隔离绝缘层360的区域中，可以设置具有与沟道结构ch具有相同结构的一个或多个虚设沟道结构dch。与沟道结构ch不同，虚设沟道结构dch可以不电连接到位线。
53.参考图3b，根据示例实施例的存储器件300的单元区域c1可以包括堆叠在衬底302的上表面上的接地选择线gsl、字线wl以及串选择线ssl1和ssl2。接地选择线gsl、字线wl以及串选择线ssl1和ssl2可以通过字线切口wc被分成多个区域，并且串选择线ssl1和ssl2可以在一对字线切口wc之间被分成多个区域。接地选择线gsl以及串选择线ssl1和ssl2的数量可以与图3b中所示的数量不同。沟道结构ch可以穿过接地选择线gsl、字线wl以及串选择线ssl1和ssl2。
54.沟道结构ch和字线切口wc可以在第一方向(z轴方向)上延伸，并且其宽度可以沿第一方向而不恒定。例如，沟道结构ch和字线切口wc可以具有锥形结构，在该锥形结构中，宽度(例如，沿y轴方向的宽度)沿第一方向朝衬底302减小。
55.与图3a和图3b中所示的不同，在根据另一示例实施例的存储器件中，沟道结构ch中的每一个可以具有包括上部沟道结构和下部沟道结构的双层堆叠结构，如下面参考图4a和图4b所详细描述的。
56.图4a和图4b示出了根据示例实施例的存储器件。图4a示出了根据示例实施例的存
储器件的结构，以及图4b示出了根据示例实施例的存储器件的单元区域的结构。
57.参考图4a，根据示例实施例的存储器件400可以包括在垂直方向上堆叠的单元区域c和外围电路区域p。图4a的存储器件400可以具有与图3a的存储器件300相似的结构，并且下面可以省略重复的描述。
58.存储器件400可以包括在垂直于第二衬底402的上表面的第一方向(z轴方向)上延伸穿过接地选择线gsl、字线wl以及串选择线ssl1和ssl2的沟道结构ch。为了克服由字线wl的数量增加引起的工艺困难，在堆叠下部字线并形成下部沟道结构之后，可以堆叠上部字线并可以形成上部沟道结构。因此，如图4a所示，沟道结构ch中的每一个可以具有包括上部沟道结构和下部沟道结构的双层堆叠结构。
59.下部沟道结构可以从第二衬底402延伸，并且上部沟道结构可以从下部沟道结构延伸，以通过位线连接层430连接到位线。在每个沟道结构ch中，上部沟道结构的沟道区域410和下部沟道结构的沟道区域410可以彼此连接。上部沟道结构、下部沟道结构和字线切口440可以具有锥形结构，该锥形结构的宽度在从第一方向(z轴方向)朝第二衬底402的方向上减小。
60.参考图4b，在根据示例实施例的存储器件400的单元区域c2中，沟道结构ch中的每一个可以包括从衬底402延伸的下部沟道结构lch和连接到下部沟道结构lch的上部沟道结构uch。下部沟道结构lch可以穿透下部字线lwl，并且可以提供下部存储器单元。上部沟道结构uch可以穿透上部字线uwl，并且可以提供上部存储器单元。另外，中间字线mwl可以设置在彼此连接的上部沟道结构uch与下部沟道结构lch之间的边界处。在图4b所示的示例实施例中，假设下部字线lwl的数量和上部字线uwl的数量相同，但是下部字线lwl的数量和上部字线uwl的数量可以是彼此不同，并且可以对其进行各种更改。
61.在图4b所示的示例实施例中，字线切口wc可以一次形成。因此，字线切口wc中的每一个的高度可以大于下部沟道结构lch或上部沟道结构uch的高度。沟道结构ch和字线切口wc可以具有彼此不同的侧面轮廓。
62.在参考图3a至图4b所描述的根据示例实施例的存储器件300和400中，可以在执行读操作的同时选择多个字线wl中的至少一个作为势垒线，并且可以将输入到势垒线的电压控制为与其他未选字线不同。因此，可以控制未选单元串的沟道电位。例如，在存储器件300和400中，在未选字线中，可以选择至少一个未选字线作为读操作和/或程序验证操作中的势垒线，并且可以将读通过电压输入到势垒线的时间点控制为在沟道升压时段之后。因此，可以将未选单元串的沟道电位控制在预定范围内。如上所述，可以在读操作期间将未选单元串的沟道电位控制在预定范围内，使得可以抑制热载流子注入(hci)或软擦除的发生以提高数据可靠性。作为示例，在图4a和图4b所示的示例实施例中，可以选择与下部沟道结构lch与上部沟道结构uch之间的边界相邻的中间字线mwl作为势垒线。
63.图5是示出了根据示例实施例的存储器件的单元串的电路图。
64.参考图5，根据示例实施例的存储器件可以包括在存储器单元阵列500中包括的多个单元串s1至s4。在图5中，存储器单元阵列500被示出为包括四个单元串s1至s4。然而，可以对单元串s1至s4的数量进行各种改变。
65.多个单元串s1至s4可以通过相应的串选择晶体管sst1至sst4连接到位线bl。例如，第一单元串s1可以通过第一串选择晶体管sst1连接到位线bl。类似地，第四单元串s4可
以通过第四串选择晶体管sst4连接到位线bl。与图5中所示的不同，多个单元串s1至s4中的至少一个可以连接到不同的位线bl。多个串选择晶体管sst1至sst4可以通过不同的串选择线ssl1至ssl4从行解码器接收控制信号。
66.单元串s1至s4可以通过相应的接地选择晶体管gst1至gst4连接到公共源极线csl。例如，第一单元串s1可以通过第一接地选择晶体管gst1连接到公共源极线csl。类似地，第四单元串s4可以通过第四接地选择晶体管gst4连接到公共源极线csl。多个接地选择晶体管gst1至gst4可以通过不同的接地选择线gsl1至gsl4从行解码器接收控制信号以进行操作。
67.单元串s1至s4中的每一个可以包括在相应的串选择晶体管sst1至sst4与相应的接地选择晶体管gst1至gst4之间彼此串联连接的多个存储器单元mc1至mc12。在图5中，四个单元串s1至s4中的每一个被示出为包括12个存储器单元mc1至mc12。然而，可以对存储器单元的数量进行各种改变。每个单元串s1至s4还可以包括至少一个虚设存储器单元，该至少一个虚设存储器单元设置在接地选择晶体管gst1至gst4与第一存储器单元mc1之间和/或第十二存储器单元mc12与串选择晶体管sst1至sst4之间。在另一示例实施例中，虚设存储器单元可以被添加到与上述示例位置不同的位置。
68.沿同一行布置的多个存储器单元可以连接到同一字线。例如，包括在多个单元串s1至s4中的第一存储器单元mc1可以共同连接到第一字线wl1。类似地，包括在多个单元串s1至s4中的第十二存储器单元mc12可以共同地连接到第十二字线wl12。
69.在存储器件中，可以在读操作和/或程序验证操作期间选择多个单元串s1至s4中的一个，并且可以将读电压和读通过电压输入到与所选单元串连接的多个字线wl1至wl12。例如，可以将读电压输入到与所选存储器单元连接的所选字线以读取数据，并且可以将读通过电压输入到未选字线。而且，在存储器件中，可以将预定导通电压输入到与所选单元串连接的所选串选择线和所选接地选择线。在示例实施例中，读通过电压可以为约10v或更小，并且导通电压可以为约5v至约8v。
70.图6至图8示出了根据示例实施例的存储器件的操作。图6和图8是示出了存储器件的操作的波形图，且图7示出了存储器件的阈值电压分布的变化。
71.参考图6，存储器件的读操作和/或程序验证操作可以包括第一时段p1、第二时段p2和第三时段p3。第一时段p1可以是t1和t2之间的时段，其中对未选单元串的沟道进行升压。第二时段p2可以是t2和t3之间的时段，其中根据所选存储器单元的阈值电压分布将预定读电压vread1和vread2输入到所选字线。第三时段p3可以是在t3和t4之间的时段，其中执行了恢复操作。
72.在第一时段p1和第二时段p2期间，可以通过所选串选择线sel_ssl和所选接地选择线sel_gsl向包括在所选单元串中的所选串选择晶体管和所选接地选择晶体管提供高于或等于阈值电压的电压，以使其导通。在第一时段p1和第二时段p2期间，可以通过未选串选择线unsel_ssl和未选接地选择线unsel_gsl向包括在未选单元串中的未选串选择晶体管和未选接地选择晶体管提供小于或等于阈值电压的电压，以使其截止。
73.在存储器件中，在第一时段p1和第二时段p2期间，可以将读通过电压vpass输入到未选字线unsel_wl。在存储器件中，可以在第一时段p1期间将预充电电压输入到所选字线sel_wl，并且可以在第二时段p2期间将读电压vread1和vread2输入到所选字线sel_wl。例
如，取决于存储器单元的阈值电压分布，读电压以及存储器单元的数量和电平可以相对于图6所示的情况而变化。例如，当存储器单元是存储3比特数据的三级单元(tlc)时，存储器件可以使用彼此具有不同电平的两个或更多个读电压来执行读操作。
74.上述操作可以使得在第一时段p1期间未选单元串的沟道电位ch被升压到预定电平vboost，并且由于读电压vread1与vread2之间的电压差l1而可能会发生软擦除。
75.如图7中所示，当发生软擦除时，存储器单元的阈值电压分布可能会变化。存储器单元的阈值电压越高，阈值电压分布的变化程度可能会越大。与图7中所示的不同，阈值电压分布的变化可以具有各种方面。例如，阈值电压可以在第三编程状态p3至第六编程状态p6下减小，并且可以在擦除状态e至第二编程状态p2下增大。
76.因此，存储器单元的阈值电压分布的至少一部分可以彼此重叠。因此，可能无法精确地确定读电压，并因此，可能会发生读失败且存储器件的可靠性可能会劣化。
77.为了解决上述问题，在存储器件中，可以在第一时段p1期间将预脉冲电压输入到未选串选择线unsel_ssl和未选接地选择线unsel_gsl两者，以减小对未选单元串的沟道电位ch进行升压的程度。参考图8，在第一时段p1期间，可以通过未选串选择线unsel_ssl和未选接地选择线unsel_gsl向连接到未选单元串的未选串选择晶体管和未选接地选择晶体管提供高于或等于阈值电压的电压vpre。
78.在存储器件中，在第一时段p1和第二时段p2期间，可以将读通过电压vpass输入到未选字线unsel_wl。在存储器件中，可以在第一时段p1期间将预充电电压输入到所选字线sel_wl，并且可以在第二时段p2期间将读电压vread1和vread2输入到所选字线sel_wl。
79.以上操作可以使未选单元串的沟道ch的电位在第一时段p1期间被升压到预定升压电平vboost
′
。在这种情况下，由于与参考图6所描述的示例实施例中所示的电压差l1相比，未选单元串的沟道ch的升压电平vboost
′
与读电压vread1和vread2之间的电压差l1
′
可以减小，因此可以显著减少软擦除的发生。
80.在参考图8所描述的操作中，未选串选择晶体管和未选接地选择晶体管在第一时段p1期间导通，从而，功耗和电源尺寸可能会增大。因此，在根据本示例实施例的存储器件中，可以在第一时段p1期间对未选单元串的沟道的仅一部分进行升压以减小未选单元串的沟道的最终电位，并且可以防止发生软擦除。此外，在根据本示例实施例的存储器件中，可以将预脉冲电压选择性地输入到未选串选择线或未选接地选择线，以显著减小功耗和电源尺寸的增加。
81.图9是示出了根据示例实施例的存储器件的操作方法的流程图。
82.参考图9，根据示例实施例的存储器件的读操作和/或程序验证操作可以开始于选择与所选单元串相连的多个字线中的至少一个作为势垒线(s10)。在存储器件中，可以选择除所选字线以外的字线中的至少一个字线作为势垒线。作为示例，可以选择虚设字线中的至少一个作为势垒线。
83.在示例实施例中，存储器件的读操作和/或程序验证操作可以包括第一时段、第二时段和第三时段等，在第一时段中对未选单元串的沟道电位进行升压，在第二时段中将读电压输入到与所选存储器单元连接的所选字线，在第三时段中执行恢复操作。在该存储器件中，可以在第一时段期间将低于预定阈值的电压(例如，接地电压)输入到势垒线，并且可以在第二时段期间将高于或等于预定阈值的电压(例如，读通过电压)输入到势垒线。
84.在存储器件中，可以在第一时段期间将预脉冲电压输入到包括在未选单元串中的未选串选择线或未选接地选择线(s20)。例如，在第一时段期间，可以将预脉冲电压输入到未选串选择线，并且可以将截止电压(例如，接地电压)输入到未选接地选择线。在另一实施方式中，在第一时段期间，可以将截止电压输入到未选串选择线，并且可以将预脉冲电压输入到未选接地选择线。因此，在第一时段期间，未选单元串的沟道可以被分成：在势垒线的一侧沟道电位被升压到第一电平的区域，以及在势垒线的另一侧沟道电位被升压到与第一电平不同的第二电平的区域。当在第二时段期间将读通过电压输入到势垒线时，可以将未选单元串的沟道的电位升压到第一电平与第二电平之间的第三电平。
85.在存储器件中，可以将预定读电压输入到所选字线以执行读操作(s30)。在示例实施例中，由于未选单元串的沟道的电位具有第一电平与第二电平之间的第三电平，因此可以减小由于发生软擦除而导致的存储单元的阈值电压分布的变化，可以防止读失败等，并且可以提高存储器件的可靠性。另外，由于可以将预脉冲电压选择性地输入到未选串选择线或未选接地选择线，所以与根据相关技术的预脉冲方案相比，可以减小功耗和电源尺寸。
86.下文中，将进一步详细地描述根据示例实施例的在存储器件中选择势垒线的方法。
87.图10a和图10b是示出了根据示例实施例的在存储器件中选择势垒线的方法的流程图。
88.参考图10a，在存储器件中，可以确定输入到所选存储器单元的读电压(s110)。读电压可以是在读操作期间输入到与所选存储器单元连接的所选字线的电压、在使用增量步进脉冲编程(ispp)方案的编程操作中使用的程序验证电压、在擦除操作期间使用的擦除验证电压等。
89.在存储器件中，具有预定电平从而显著减少可能会发生读失败的存储器单元的数量的电压可以被确定为读电压。例如，与参考电压具有预定电压差的电压可以被确定为读电压。可以基于诸如编程/擦除周期(p/e周期)、高温应力(hts)等的存储器单元的劣化程度来设置和改变参考电压。
90.在示例实施例中，可以取决于所选存储器单元的读取页来确定读电压。例如，当所选存储器单元是能够存储3比特数据的三级单元(tlc)时，可以根据所选存储器单元的最高有效位(msb)、中间有效位(csb)和最低有效位(lb)中的要读的页来确定读电压。
91.在存储器件中，可以基于所确定的读电压来确定未选单元串的沟道升压电平(s120)。例如，与所确定的读电压具有预定电压差的电压电平可以被确定为未选单元串的沟道升压电平。
92.在多个未选字线中，可以基于所确定的未选单元串的沟道升压电平来选择至少一个字线作为势垒线(s130)。例如，未选单元串的沟道升压电平可以取决于未选串选择线与势垒线之间的字线的数量与势垒线与未选接地选择线之间的字线的数量之比而变化。另外，未选单元串的沟道升压电平可以取决于输入到未选字线的读通过电压的电平而变化。因此，考虑到字线的划分比或读通过电压的电平，可以在未选字线中选择满足s120中所确定的沟道升压电平的至少一个势垒线。
93.参考图10b，在存储器件中，可以确定要输入到与所选存储器单元连接的所选字线的读电压(s210)。另外，可以基于所确定的读电压来确定未选单元串的沟道升压电平
(s220)。
94.可以基于所确定的沟道升压电平来选择多个未选字线中的至少一个作为势垒线候选(s230)。例如，考虑到字线的划分比(可以获得s220中所确定的沟道升压电平的划分比)和/或读通过电压的电平，可以选择至少一个未选字线作为势垒线候选。
95.可以确定在所选势垒线候选和/或与所选势垒线候选相邻的字线中是否存在虚设字线(s240)。可以将没有存储实际数据的多个虚设存储器单元连接到虚设字线。
96.当在势垒线候选和/或与势垒线候选相邻的字线中存在虚设字线时，可以选择虚设字线作为势垒线(s250)。另外，当在势垒线候选和/或与势垒线候选相邻的字线中不存在虚设字线时，可以选择势垒线候选中的至少一个作为势垒线(s260)。在s260中选择的势垒线可以不是虚设字线。
97.图11至图12b示出了根据示例实施例的存储器件的操作。
98.参考图11，存储器单元阵列600可以包括多个单元串s1至s4。在图11中，存储器单元阵列600被示出为包括第一单元串s1至第四单元串s4，但是可以对存储器单元阵列60的配置进行各种修改。第一单元串s1至第四单元串s4中的每一个可以包括连接在串选择线ssl1至ssl4与接地选择线gsl1至gsl4之间的多个存储器单元mc1至mc12。
99.在读操作和/或程序验证操作期间，可以通过选择第一单元串s1至第四单元串s4中的至少一个并将读电压输入到与所选单元串s1至s4连接的至少一个所选字线来读取存储在所选存储器单元中的数据。例如，可以将读电压输入到第十二字线wl12，以读取存储在连接到第一单元串s1的第十二存储器单元mc12中的数据。可以在读操作以及程序验证操作和擦除验证操作中输入读电压。
100.在连接到第一单元串s1的多个未选字线wl1至wl11中，可以选择至少一个未选字线作为势垒线b_wl。例如，可以第六字线wl6和第七字线wl7选择作为势垒线b_wl。
101.未选单元串s2至s4的沟道可以在读操作的第一时段p1中通过势垒线b_wl被逻辑划分成多个区域。在存储器件中，可以在第一时段p1期间将截止电压(例如，接地电压)输入到势垒线b_wl。另外，可以在第二时段p2期间将导通电压(例如，等于读通过电压的电压)输入到势垒线b_wl。另一方面，可以将读通过电压输入到多个字线wl1-wl12中的除所选字线wl12和势垒线b_wl之外的其他字线wl1至wl5及wl8至wl11。
102.可以将导通电压输入到所选串选择线ssl1和所选接地选择线gsl1中的每一个。另外，可以在第一时段p1期间将预脉冲电压选择性地输入到未选串选择线ssl2至ssl4及未选接地选择线gsl1至gsl4中的任一个。
103.为了防止由于势垒线b_wl周围的电位的快速变化而导致在势垒线b_wl中发生热载流子注入(hci)，可以调整输入到与势垒线b_wl相邻的字线的读通过电压的电平。例如，在第一时段p1期间，输入到第八字线wl8和第九字线wl9(设置在势垒线b_wl上方)以及第四字线wl4和第五字线wl5(设置在势垒线b_wl下方)的读通过电压的电平可能低于输入到其他字线的读通过电压的电平。在示例实施例中，字线越靠近势垒线b_wl，读通过电压的电平可以降低得越多，然后可以被输入。例如，在第一时段p1期间，可以在减小了第一值之后将读通过电压输入到最靠近势垒线b_wl的第五字线wl5和第八字线wl8。在第一时段p1期间，在减小了小于第一值的第二值之后，可以将读通过电压输入到最靠近势垒线b_wl的第四字线wl4和第九字线wl9。
104.在下文中，将参考图12a和图12b来描述输入到存储器单元阵列600的控制信号以及由此引起的未选单元串的沟道电位的变化。
105.参考图12a和图12b，可以将预定导通电压输入到第一串选择线ssl1(所选串选择线sel_ssl)和第一接地选择线gsl1(所选接地选择线sel_gsl)。
106.可以将预定截止电压(例如，接地电压)输入到第二串选择线ssl2至第四串选择线ssl4(未选串选择线unsel_ssl)。可以将预定预脉冲电压输入到第二接地选择线gsl2至第四接地选择线gsl4(未选接地选择线unsel_gsl)。在示例实施例中，预脉冲电压的最大值vpre可以为约3v以上至4v以下。
107.可以将读通过电压vpass输入到第一字线wl1至第三字线wl3以及第十字线wl10和第十一字线wl11(未选字线unsel_wl)。可以将高于或等于预定阈值的电压(例如，读通过电压vpass)输入到被选为势垒线b_wl的第六字线wl6和第七字线wl7。
108.在第一时段p1和第二时段p2的至少一部分期间，输入到第五字线wl5和第八字线wl8(最靠近势垒线b_wl的字线bn1_wl)的电压可以低于读通过电压vpass。作为示例，在第一时段p1和第二时段p2之间的时间点t1，输入到第五字线wl5和第八字线wl5的电压可以比读通过电压vpass低第一值m1。
109.在第一时段p1和第二时段p2的至少一部分期间，输入到第四字线wl4和第九字线wl9(下一最靠近势垒线b_wl的字线bn2_wl)的电压可以低于读通过电压vpass。作为示例，在第一时段p1和第二时段p2之间的第一时间点t1，输入到第四字线wl4和第九字线wl9的电压可以比读通过电压vpass低第二值m2。在示例实施例中，第一值m1可以大于第二值m2。因此，输入到第五字线wl5和第八字线wl8的电压达到读通过电压vpass的时间s1可以长于输入到第四字线wl4和第九字线wl9的电压达到读通过电压vpass的时间s2。
110.在第一时段p1期间，可以将低于预定阈值的电压输入到势垒线b_wl，以将未选单元串ssl2至ssl4的沟道ch逻辑划分为势垒线b_wl上方的第一沟道ch1和势垒线b_wl下方的第二沟道ch2。
111.在存储器件中，可以在第一时段p1期间执行第一升压以对第一沟道ch1和第二沟道ch2进行升压。参考图12a和图12b，在第一时段p1期间，可以将预脉冲电压仅输入到未选串选择线unsel_ssl和未选串选择线unsel_gsl中的未选接地选择线unsel_gsl，以将第一沟道ch1的电位升压到预定升压电平vboost并将第二沟道ch2的电位保持在接地电平。
112.在存储器件中，可以在第二时段p2期间执行第二升压。参考图12a和图12b，可以在第二时段p2期间将高于或等于预定阈值的电压(例如，读通过电压vpass)输入到势垒线b_wl。在第二时段期间，当读通过电压vpass被输入到势垒线b_wl时，可以将第一沟道ch1与第二沟道ch2电连接，并且可以将沟道ch的电位升压到第一沟道ch1的升压电平vboost与第二沟道的升压电平的升压电平(接地电平)之间的值vboost
′
。
113.在示例实施例中，可以取决于第一沟道ch1的升压电平vboost和第二沟道ch2的升压电平、以及对应于第一沟道ch1的字线的数量与对应于第二沟道ch2的字线的数量之比，来确定被确定为沟道ch在第二时段期间的电位的升压电平vboost
′
。例如，在图12a中，与第一沟道ch1相对应的字线wl8至wl12的数量为五，且与第二沟道ch2相对应的字线wl1至wl5的数量为五。因此，在第二时段p2期间，可以将与沟道ch的电位相对应的升压电平vboost
′
确定为第一沟道ch1的升压电平vboost与第二沟道ch2的升压电平(接地电平)之间的中间
值。
114.如以上参考图11至图12b所描述的，在根据示例实施例的存储器件中，在第一时段p期间，可以使用势垒线将未选单元串的沟道分离，并且预脉冲电压可以选择性地输入到未选串选择线或未选接地选择线。在第二时段p2期间，可以将大于或等于预定值的电压输入到势垒线，以电连接彼此电分离的沟道。因此，与在没有选择和控制势垒线的情况下进行升压的电位相比，可以降低未选单元串的沟道的电位，并且可以防止(例如，由于发生软擦除而引起的)存储器单元的阈值电压分布的劣化。此外，在根据示例实施例的存储器件中，可以在第一时段p1期间将预脉冲电压选择性地输入到未选串选择线或未选接地选择线，以使功耗的增加最小化从而使得电源尺寸减小。
115.与参考图12a和图12b所描述的不同，在存储器件中，预脉冲电压可以输入到未选串选择线。在这种情况下，当预脉冲电压被输入到未选串选择线时，可以将低于预脉冲电压的电压(例如，接地电压)输入到未选接地选择线。在下文中，将参考图13a和图13b对此进行描述。
116.参考图13a和图13b，在第一时段p1期间，可以将势垒线b_wl上方的第一沟道ch1的电位维持在接地电平，并且可以将势垒线b_wl下方的第二沟道ch2的电位升压到预定升压电平vboost。在第二时段p2期间，当高于预定阈值的电压(例如，读通过电压vpass)被输入到势垒线b_wl时，第一沟道ch1和第二沟道ch2可以彼此电重新连接，并且可以将未选单元串的沟道ch的电位升压到高于第一沟道ch1的升压电平并低于第二沟道ch2的升压电平vboost的升压电平vboost
′
。在示例实施例中，可以取决于第一沟道ch1的升压电平和第二沟道ch2的升压电平vboost、以及对应于第一沟道ch1的字线的数量与对应于第二沟道ch2的字线的数量之比，来确定未选单元串的沟道ch的电位的升压电平vboost
′
。
117.图14至图15b示出了根据示例实施例的存储器件的操作。
118.参考图14，存储器单元阵列700可以包括第一单元串s1至第四单元串s4。第一单元串s1至第四单元串s4中的每一个可以包括连接在串选择线ssl1至ssl4与接地选择线gsl1至gsl4之间的多个存储器单元mc1至mc12。在图14中，每个单元串s1至s4被示出为包括十二个存储器单元mc1至mc12，但是可以改变单元串s1至s4的每个配置。
119.在存储器件中，在连接到第二单元串s2(所选单元串)的多个未选字线wl1至wl11之中，可以选择一个或多个未选字线作为势垒线b_wl。在读操作的时段的至少一部分期间，未选单元串s1、s3和s4的每个沟道可以被势垒线b_wl逻辑分为多个沟道。
120.在存储器件中，可以基于输入到作为所选字线的第十二字线wl12的读电压来确定包括在未选单元串s1、s3和s4中的每一个中的沟道的升压电平。例如，与读电压具有预定电压差的电压电平可以被确定为包括在未选单元串s1、s3和s4中的每一个的沟道的升压电平。可以基于未选择单元串s1、s3和s4的每个沟道的所确定的升压电平来选择多个未选字线wl1至wl11中的至少一个作为势垒线b_wl。例如，在图14所示的示例实施例中，可以选择第四字线wl4和第五字线wl5作为势垒线b_wl。
121.在该存储器件中，可以将导通电压输入到所选串选择线ssl2和所选接地选择线gsl2。在第一时段p1期间，可以将截止电压(例如，接地电压)输入到势垒线b_wl。可以在第二时段p2期间将导通电压(例如，等于读通过电压的电压)输入到势垒线b_wl。在第一时段p1期间，可以将预脉冲电压输入到未选串选择线ssl2至ssl4或未选接地选择线gsl2至
gsl4。
122.在第一时段p1期间，未选串选择线ssl2至ssl4的沟道可以被势垒线b_wl电分离成多个沟道。可以将通过选择性输入的预脉冲电压而电分离的多个沟道中的一部分沟道的电位增加到预定升压电平。当在第二时段p2期间将读通过电压输入到势垒线b_wl时，多个电分离的沟道可以彼此电重新连接。可以取决于被势垒线b_wl分离的沟道的每个升压电平、与相应的分离沟道相对应的字线的数量的比率等来确定电连接的沟道的升压电平。例如，在图14中，由于布置在势垒线b_wl上方的字线的数量为7，而布置在势垒线b_wl下方的字线的数量为3，因此第二时段p2期间的沟道的升压电平可以具有通过以7∶3的比率对以下项进行求和而获得的值：在第一时段p1期间基于势垒线b_wl而分离的沟道的升压电平。如上所述，在根据示例实施例的存储器件中，可以调整势垒线b_wl的位置，以将未选串选择线的沟道的升压电平控制为期望值。
123.参考图15a和图15b两者，可以将预定导通电压输入到第二串选择线ssl2(所选串选择线sel_ssl)以及第二接地选择线gsl2(所选接地选择线sel_gsl)。
124.可以将截止电压(例如，接地电压)输入到作为未选串选择线unsel_ssl的第一串选择线ssl1、第三串选择线ssl3和第四串选择线ssl4。可以将预脉冲电压输入到作为未选接地选择线unsel_gsl的第一接地选择线gsl1、第三接地选择线gsl3和第四接地选择线gsl4。在示例实施例中，预脉冲电压的最大值vpre可以为约3v以上至4v以下。
125.可以将读通过电压vpass输入到作为未选字线unsel_wl的第一字线wl1至第三字线wl3及第六字线wl6至第十一字线wl11。可以在第一时段p1期间将截止电压(例如，接地电压)输入到被选为势垒线b_wl的第四字线wl4和第五字线wl5，并且可以在第二时段p2期间将读通过电压vpass输入到第四字线wl4和第五字线wl5。
126.在第一时段p1和第二时段p2的至少一部分期间，输入到作为最靠近势垒线b_wl的字线bn1_wl的第三字线wl3和第六字线wl6的电压可以低于读通过电压vpass。作为示例，在第一时段p1和第二时段p2之间的第一时间点t2，输入到第三字线wl3和第六字线wl6的电压可以比读通过电压vpass低第一值m1。
127.在第一时段p1和第二时段p2的至少一部分期间，输入到作次靠近势垒线b_wl的未选字线bn2_wl的第二字线wl2和第七字线wl7的电压可以是低于读通过电压vpass。作为示例，在第一时段p1和第二时段p2之间的第一时间点t2，输入到第二字线wl2和第七字线wl7的电压可以比读通过电压vpass低第二值m2。在示例实施例中，第一值m1可以大于第二值m2。因此，输入到第三字线wl3和第六字线wl6的电压达到读通过电压vpass的时间s1可以长于输入到第二字线wl2和第七字线wl7的电压达到读通过电压vpass的时间s2。
128.在第一时段p1期间，未选单元串ssl1、ssl3和ssl4的沟道ch可以通过势垒线b_wl被逻辑划分成第一沟道ch1和第二沟道ch2。可以将第一沟道ch1初步升压到第一升压电平vboost，并且可以将第二沟道ch2维持在第二升压电平，该第二升压电平低于第一升压电平vboost，例如，接地电平(接地状态)。
129.由于在第二时段期间将与其他未选字线unsel_wl相同的电压(例如，读通过电压vpass)输入到势垒线b_wl，并且可以将第一沟道ch1与第二沟道ch2合并为单个沟道ch。因此，可以将合并沟道ch二次升压到第一沟道ch1的第一升压电平vboost与第二沟道ch2的升压电平(0v)之间的中间值vboost
′
。
130.在示例实施例中，通过取决于对应于第一沟道ch1的字线的数量与对应于第二沟道ch2的字线的数量之比对第一电平的升压电压vboost与第二沟道ch2的升压电平(0v)进行求和，可以计算合并沟道ch的升压电平。例如，在图15a中，与第一沟道ch1相对应的未选字线wl6至wl12的数量为七，并且与第二沟道ch2相对应的未选字线wl1至wl3的数量为三。因此，在第二时段p2期间，合并沟道ch的升压电平vboost
′
可以具有通过以7：3的比率对以下项进行求和而获得的值：第一沟道ch1的第一升压电平vboost与第二沟道ch2的升压升压电平(0v)。
131.与图11至图15b所示的不同，可以将势垒线b_wl选择为彼此间隔开的多个未选字线。将参考图16至图17b对此进行详细描述。
132.图14至图15b示出了根据示例实施例的存储器件的操作。
133.参考图16至图17b，根据示例实施例的存储器件可以包括多个字线wl1至wl12。在多个字线wl1至wl12中，可以选择彼此间隔开的多个字线作为势垒线b_wl。例如，在图16中，可以选择第八字线wl8作为第一势垒线b_wl1，并且可以选择第四字线wl4作为第二势垒线b_wl2。
134.在第一时段p1期间，多个未选单元串s2至s4的沟道可以通过第一势垒线b_wl1和第二势垒线b_wl2被逻辑分成第一沟道ch1至第三沟道ch3。
135.在第一时段p1期间，可以将接地电压输入到未选串选择线ssl2至ssl4，可以将预脉冲电压输入到未选接地选择线gsl2至gsl4，并且可以将第一沟道ch1初步升压到第一升压电平vboost1。可以将第二沟道ch2初步升压到第二升压电平vboost2，并且可以将第三沟道ch3初步升压到第三升压电平vboost3。在示例实施例中，第一升压电平vboost1至第三升压电平vboost3中的每一个可以与对应于第一沟道ch1至第三沟道ch3中的每一个的字线的数量成比例。
136.在第二时段p2期间，可以去激活第一势垒线b_wl1和第二势垒线b_wl2的功能，以将第一沟道ch1至第三沟道ch3合并为单个沟道ch。在这种情况下，合并沟道ch的升压电平vboost
′
可以具有通过与其字线数量成比例地对第一沟道ch1至第三沟道ch3的升压电平vboost1至vboost3进行求和而获得的值。
137.图18是示出了根据示例实施例的存储器件的操作方法的流程图。
138.参考图18，根据示例实施例的存储器件可以在读操作和/或程序验证操作期间在第一模式至第三模式之中的一个模式下进行操作。
139.存储器件可以实时或每预定时段获得状态信息(可以存储在外部存储器、内部缓冲器等中)，以确定操作模式(s410)。状态信息可以包括与存储器件劣化的程度、操作状态等有关的信息。例如，存储器件的状态信息可以包括诸如编程/擦除(p/e)周期、读取重试的次数、保留时间以及存储器单元中的错误比特的数量的信息。状态信息可以包括环境信息，诸如操作温度或外部电源的电源电平。
140.在一个实施例中，可以取决于预定标准将存储器件的状态分类为第一状态至第三状态。作为示例，第一状态可以如下状态：在该状态下，由于存储器件的供电不良而可能无法正常地生成操作电压。第二状态可以是指存储器件的劣化程度较高从而可能会发生读失败等的状态。第三状态可以指如下状态：在该状态中，可以正常执行编程操作、读操作等。
141.可以确定存储器件的当前状态是否是第一状态至第三状态中的第一状态(s420)。
在某些示例中，可以基于将s410中所获得的外部电力的电源电平与预定阈值进行比较的结果来确定存储器件是否处于第一状态。
142.当s420中确定的结果为存储器件处于第一状态时，可以执行第一模式(s430)。在第一模式下，可以不选择势垒线并且可以不将预脉冲电压输入到未选串选择线和未选接地选择线。第一模式下的存储器件的操作方法与以上参考图6所描述的相同。
143.由于在第一模式下未将预脉冲电压输入到未选串选择线和未选接地选择线两者，所以可以显著减小功耗。因此，第一模式在存储器件的电源状态相对不良的状态下可能是有效的。
144.当在s420中确定的结果是存储器件未处于第一状态时，可以确定存储器件的当前状态是否是第二状态(s440)。在某些示例中，可以根据s410中获得的p/e周期是否大于预定阈值来确定存储器件是否处于第二状态。
145.当s440中确定的结果是存储器件处于第二状态时，可以执行第二模式(s450)。在第二模式中，可以不选择势垒线，并且可以将预脉冲电压输入到未选串选择线和未选接地选择线。第二模式下的存储器件的操作方法与以上参考图8所描述的相同。
146.由于在第二模式下将预脉冲电压输入到未选串选择线和未选接地选择线两者，所以功耗可能增大。然而，可以进一步降低未选单元串的沟道电位以完全防止软擦除。因此，就可靠性而言，第二模式可能是最有效的。第二模式可以主要在存储器件劣化的程度相对较高的状态下进行操作。
147.当s440中确定的结果是存储器件不处于第二状态(例如，处于第三状态)时，可以执行第三模式(s460)。在第三模式中，可以选择势垒线，并且可以将预脉冲电压选择性地输入到未选串选择线或未选接地选择线，如以上参考图9至图17b所述。第三模式可以主要在存储器件劣化的程度为低到中的状态下进行操作。
148.在第三模式中，未选单元串的沟道电位可以被限制为预定电平，以防止软擦除并确保存储器件的可靠性。另外，可以将预脉冲电压选择性地输入到未选串选择线或未选接地选择线，以显著减小功耗和电源尺寸的增大。因此，第二模式在要求低功率和高可靠性两者的系统(例如，移动系统)中可能是有效的。
149.图19示出了根据示例实施例的包括存储器件的移动系统。
150.参考图19，移动系统1000可以包括相机2100、显示器2200、音频处理器2300、调制解调器2400、dram 2500a和2500b、闪存设备2600a和2600b、输入/输出(i/o)设备2700a和2700b、以及应用处理器(ap)2800。
151.移动系统2000可以被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(台式pc)、可穿戴设备、医疗保健设备或物联网(iot)设备。而且，移动系统2000可以被实现为服务器或pc。
152.相机2100可以在用户的控制下捕捉静止图像或视频。在示例实施例中，相机2100可以根据mipi标准中所定义的d-phy或c-phy接口将诸如静止图像/视频的数据发送到ap 2800。移动系统2000可以使用由相机2100捕捉的静止图像/视频来获得特定信息，或者可以将静止图像/视频转换并存储成诸如文本的其他类型的数据。在另一实施方式中，移动系统2000可以识别由相机2100捕捉的静止图像/视频中包括的字符串，并且可以提供与该字符串相对应的文本或音频翻译。如上所述，移动系统1000中的相机1100倾向于用于各种应用
领域中。
153.可以以各种形式实现显示器2200，诸如液晶显示器(lcd)、有机发光二极管(oled)显示器、有源矩阵有机发光二极管(amoled)显示器、等离子显示面板(pdp)、场发射显示器(fed)、电子纸等。在示例实施例中，显示器1200可以提供触摸屏功能，以使其也用作移动系统2000的输入设备。另外，显示器2200可以与指纹传感器等集成，以提供移动系统2000的安全功能。
154.音频处理器2300可以处理存储在闪存设备2600a和2600b中的音频数据，或者可以处理包括在通过调制解调器2400或i/o设备2700a和2700b从外部接收的内容中的音频数据。例如，音频处理器2300可以对音频数据执行各种处理，诸如，编码/解码、放大和噪声过滤等。
155.调制解调器2400可以调制信号并发送调制后的信号以发送和接收有线/无线数据，并且可以解调外部接收的信号以恢复原始信号。i/o设备2700a和2700b可以提供数字输入和输出，并且可以包括：输入设备，诸如能够连接到外部记录介质的端口、触摸屏或机械按钮键；以及输出设备，能够以触觉方式输出振动。在某些示例中，i/o设备1700a和1700b可以通过端口(诸如，usb、照明线缆、sd卡、微型sd卡、dvd、网络适配器等)连接到外部记录介质。
156.ap 2800可以控制移动系统2000的整体操作。具体地，ap 2800可以控制显示器2200在屏幕上显示存储在闪存设备2600a和2600b中的内容的一部分。在示例实施例中，ap 2800可以根据mipi标准中所定义的d-phy或c-phy接口将要显示在显示器2200上的图像数据发送到显示器2200。另外，当通过i/o设备2700a和2700b接收到用户输入时，ap 2800可以执行与用户输入相对应的控制操作。
157.ap 2800可以被设置为驱动应用程序、操作系统(os)等的片上系统(soc)。另外，ap 2800可以与包括在移动系统1000中的其他设备(例如，dram 2500a、闪存2620和/或存储器控制器2610)一起被包括在单个半导体封装中。例如，可以以封装形式设置ap 2800和至少一个设备，诸如封装上封装(pop)、球栅阵列(bga)、芯片级封装(csp)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)、晶圆级处理堆栈封装(wsp)等。
158.在ap 2800上驱动的操作系统的核可以包括输入/输出调度器和用于控制闪存设备2600a和2600b的设备驱动器。设备驱动器可以参考输入/输出调度器所管理的同步队列的数量来控制闪存设备2600a和2600b的访问性能，或者可以控制soc内部的cpu模式、动态电压和频率缩放(dvfs)电平等。
159.在示例实施例中，ap 2800可以包括处理器块，执行操作或驱动应用程序和/或操作系统，以及通过系统块和系统总线连接到处理器块的各种其他外围元件。外围元件可以包括存储器控制器、内部存储器、电源管理块、错误检测块、监视块等。处理器块可以包括一个或多个内核。当处理器块中包括多个内核时，这些内核中的每一个包括高速缓冲存储器，并且被内核共享的公共高速缓存可以被包括在处理器块中。
160.在示例实施例中，ap 2800可以包括加速器块2820、用于ai数据操作的专用电路。在另一实施方式中，根据示例实施例，单独的加速器芯片可以被设置为与ap 2800分离，并且可以将dram 2500b附加地连接到加速器块2820或加速器芯片。加速器块2820可以是专用于执行ap 2800的特定功能的功能块，并且可以包括用作专用于处理图形数据的功能块的
图形处理单元(gpu)、用作专用于执行ai计算和干扰的功能块的神经处理单元(npu)、用作专用于发送数据的功能块的数据处理单元(dpu)等。
161.根据示例实施例，移动系统1000可以包括多个dram 2500a和2500b。在示例实施例中，ap 2800可以包括用于控制dram 1500a和1500b的控制器2810，并且dram 2500a可以直接连接到ap 2800。
162.ap 2800可以根据jedec标准来设定命令和模式寄存器设定(mrs)命令以控制dram，或者可以设定移动系统2000所使用的规格和功能(诸如，低电压、高速和可靠性)和用于crc/ecc的dram接口协议以执行通信。例如，ap 2800可以通过符合jedec标准的接口(诸如，lpddr4、lpddr5等)与dram 2500a通信。在另一实施例中，ap 2800可以设定新的dram接口协议以控制用于加速器的dram 1500b，其中独立于ap 1800设置的加速器块1820或加速器芯片具有比dram 1500a更高的带宽，以执行通信。
163.在图19中仅示出了dram 2500a和2500b，但是可以改变移动系统1000的配置。根据ap 2800或加速器块2820的带宽和反应速度、电压条件等，在移动系统2000中还可以包括除drams 2500a和2500b之外的存储器。作为示例，控制器2810和/或加速器块2820可以控制各种存储器，诸如pram、sram、mram、rram、fram、混合ram等。与i/o设备2700a和2700b或闪存设备2600a和2600b相比，dram 2500a和2500b具有相对较低的等待时间和较高的带宽。可以在移动系统2000通电时的时间点初始化dram 2500a和2500b。当加载操作系统和应用程序数据时，dram 2500a和2500b可以用作临时存储操作系统和应用数据的临时存储，或者可以用作执行各种软件代码的空间。
164.四个基本算术运算(诸如，加法、减法、乘法和除法)、矢量运算、地址运算或快速傅立叶变换(fft)运算数据可以存储在dram2500a和2500b中。在另一示例实施例中，可以设置dram 2500a和2500b作为具有运算功能的内存处理(pim)。作为示例，可以在dram2500a和2500b中执行用在推断中的功能。在这种情况下，可以在使用人工神经网络的深度学习算法中执行推断。深度学习算法可以包括训练步骤和推理步骤，在训练步骤中通过各种数据学习模型，在推理步骤中通过训练后的模型识别数据。例如，在推论中使用的函数可以包括双曲正切函数、s形函数、整流线性单元(relu)函数等。
165.作为示例实施例，可以对用户通过相机2100捕捉的图像进行信号处理并将其存储在dram 2500b中，并且加速器块2820或加速器芯片可以使用存储在dram 2500b中的数据和在推理中使用的函数来执行ai数据操作以识别数据。
166.根据示例实施例，移动系统2000可以包括容量大于dram 2500a和2500b的容量的多个存储设备或多个闪存设备2600a和2600b。
167.闪存设备2600a和2600b可以包括存储器控制器2610和闪存2620。存储器控制器2610可以从ap 2800接收控制命令和数据，并且可以响应于该控制命令将数据写入闪存2620，或者可以读取存储在闪存2620中的数据并将读取的数据发送到ap 2800。参考示例实施例所描述的预脉冲方案可以应用于如下过程：在该过程中，验证将数据写闪存2620的写操作或从闪存2620读取数据。作为示例，可以降低闪存2620的沟道升压电平以改善闪存2620的可靠性。另外，可以将预脉冲电压选择性地施加到闪存2620的未选串选择线或未选接地选择线，以减小功耗。
168.根据示例实施例，加速器块2820或加速器芯片可以使用闪存器件2600a和2600b来
执行训练步骤和ai数据操作。在示例实施例中，可以在闪存设备2600a和2600b中实现能够执行预定操作的块。代替ap 2800和/或加速器块2820，操作逻辑可以使用存储在闪存2620中的数据来执行由ap 2800和/或加速器模块2820执行的训练步骤和ai数据操作的至少一部分。
169.在示例实施例中，ap 2800可以包括接口2830。因此，闪存设备2600a和2600b可以直接连接到ap 2800。例如，ap 2800可以被实现为soc，闪存设备2600a可以被实现为独立于ap 2800的芯片，并且ap 2800和闪存设备2600a可以安装在单个封装中。然而，示例实施例不限于此，并且多个闪存设备2600a和2600b可以通过连接电连接到移动系统2000。
170.闪存设备2600a和2600b可以存储诸如由相机2100捕捉的静止图像/视频的数据，或者通过通信网络和/或包括在i/o设备2700a和2700b中的端口接收的数据。例如，闪存设备2600a和2600b可以存储增强现实/虚拟现实、高清(hd)或超高清(uhd)内容。
171.图20示出了根据示例实施例的包括存储器件的数据中心。
172.参考图20，数据中心3000是用于收集各种类型的数据并提供服务的设施，并且可以被称为数据存储中心。数据中心3000可以包括应用服务器3100至3100n及存储服务器3200至3200m。根据示例实施例，可以对应用服务器3100至3100n的数量和存储服务器3200至3200m的数量进行各种选择，并且应用服务器3100至3100n的数量和存储服务器3200至3200m的数量可以彼此不同。
173.应用服务器3100或存储服务器3200可以包括处理器3110和3210及存储器3120和3220中的至少一个。将以存储服务器3200为例进行描述。处理器3210可以控制存储服务器3200的整体操作，并且可以访问存储器3220以执行加载在存储器3220中的指令和/或数据。根据示例实施例，可以对包括在存储服务器3200中的处理器3210的数量和包括在存储服务器3200中的存储器322的数量进行各种选择。在示例实施例中，处理器3210和存储器3220可以提供处理器-存储器对。在示例实施例中，处理器3210的数量和存储器3220的数量可以彼此不同。处理器3210可以包括单核处理器或多核处理器。存储服务器3200的以上描述可以类似地应用于应用服务器3100。根据示例实施例，应用服务器3100可以不包括存储设备3150。存储服务器3200可以包括至少一个存储设备3250。根据示例实施例，可以对包括在存储服务器3200中的存储设备3250的数量进行各种选择。
174.应用服务器3100至3100n和存储服务器3200至3200m可以通过网络3300彼此通信。可以使用光纤信道(fc)或以太网网络来实现网络3300。在这种情况下，fc可以是在相对高速的数据传输中使用的介质，并且可以使用提供高性能/高可用性的光学开关。取决于网络3300的访问方式，存储服务器3200至3200m可以被设置为文件存储设备、块存储设备或对象存储设备。
175.在示例实施例中，网络1300可以是仅存储网络，诸如存储区域网络(san)。作为示例，san可以是使用fc网络并取决于fc防议(fcp)来实现的fc-san。作为另一示例，san可以是使用tcp/ip网络的ip-san，并取决于tcp/ip上的scsi或因特网scsi(iscsi)协议来实现。在其他实施例中，网络1300可以是诸如tcp/ip网络的通用网络。例如，可以取决于诸如以太网fc(fcoe)、网络附接存储(nas)、fabrics的nvme(nvme-of)的协议来实现网络1300。
176.在下文中，将主要针对应用服务器3100和存储服务器3200进行描述。应用服务器3100的描述可以应用于另一应用服务器3100n，并且存储服务器3200的描述可以应用于另
一存储服务器3200m。
177.应用服务器3100可以通过网络3300将请求由用户或客户端存储的数据存储在存储服务器3200至3200m之一中。应用服务器3100可以通过网络3300从存储服务器3200至3200m之一获得请求由用户或客户端读取的数据。例如，应用服务器3100可以被实现为web服务器、数据库管理系统(dbms)等。
178.应用服务器3100可以通过网络3300访问包括在另一应用服务器3100n中的存储器3120n或存储设备3150n，或者可以通过网络3300访问包括在存储服务器3200至3200m中的存储器3220至3220m或存储设备3250至3250m。
179.因此，应用服务器3100可以对存储在应用服务器3100至3100n和/或存储服务器3200至3200m中的数据执行各种操作。例如，应用服务器3100可以执行用于在应用服务器3100至3100n和/或存储服务器3200至3200m之间移动数据的指令或复制数据的指令。在这种情况下，数据可以通过存储服务器3200至3200m的存储器3220至3220m从存储服务器3200至3200m的存储设备3250至3250m移动到应用服务器3100至3100n的存储器3120至3120n，或者可以直接从存储服务器3200至3200m的存储设备3250至3250m移动到应用服务器3100至3100n的存储器3120至3120n。
180.将以存储服务器3200为例进行描述。接口3254可以提供处理器3210与控制器3251之间的物理连接及网络接口控制器3240与控制器3251之间的物理连接。例如，接口3254可以以直接附接存储(das)的方式实现，其中使用专用电缆将存储服务器3200与存储设备3250直接连接。例如，接口3254可以以各种接口协议来实现，例如高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机小型接口(scsi)、串行附接scsi(sas)、外围pci组件互连(pci快速)、pcie(nv快速)、nvme(nvm快速)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、紧凑型闪存(cf)卡接口等。
181.存储服务器3200还可以包括开关3230和网络接口控制器3240。开关3230可以在处理器3210的控制下选择性地将处理器3210与存储设备3250连接，或者可以选择性地将网络接口控制器3240与存储设备3250连接。
182.网络接口控制器3240可以将存储服务器3200连接到网络以执行通信，并且可以被称为网络接口卡、网络适配器等。网络接口控制器3240可以通过有线接口、无线接口、蓝牙接口、光学接口等连接到网络3300。网络接口控制器3240可以包括内部存储器、数字信号处理器(dsp)、主机总线接口等，并且可以通过主机总线接口连接到处理器3210和/或开关3230。主机总线接口可以被实现为接口3254的上述示例之一。在示例实施例中，网络接口控制器3240可以与处理器3210、开关3230和存储设备3250中的至少一个进行集成。
183.在存储服务器3200至3200m或者应用服务器3100至3100n中，处理器可以将命令发送到存储设备3250至3250m和3150至3150n或者存储器3220至3220m和3120至3120n以对数据进行编程或读取数据。在这种情况下，数据可以是纠错码(ecc)引擎的纠错数据。数据可以是数据总线反相(dbi)或数据屏蔽(dm)处理的数据，并且可以包括循环冗余码(crc)信息。
184.存储设备3250至3250m可以响应于从处理器接收的读命令而将控制信号和命令/地址信号发送到nand闪存设备3252至3252m。因此，当从nand闪存器件3252至3252m读取数
据时，可以输入读使能(re)信号作为数据输出控制信号以用于将数据输出至dq总线。可以使用re信号来生成数据选通dqs。可以根据写使能(we)信号的上升沿或下降沿将命令和地址信号锁存到页缓冲器。
185.控制器3251可以控制存储设备3250的整体操作。在示例实施例中，控制器3251可以包括静态随机存取存储器(sram)。控制器3251可以响应于写命令将数据写入到nand闪存设备3252，或者可以响应于读命令从nand闪存设备3252读取数据。例如，可以从存储服务器3200中的处理器3210、另一存储服务器3200m中的处理器3210m或应用服务器3100和3100n中的处理器3110和3110n提供写命令和/或读命令。
186.nand闪存设备3252可以是根据参考图1至图18所描述的各种示例实施例的存储器件。nand闪存设备3252可以在写验证操作和/或读操作期间降低沟道升压电平，以防止发生软擦除并确保可靠性。另外，nand闪存设备3252可以将预脉冲电压选择性地施加到未选串选择线或未选接地选择线以减小功耗。
187.通过总结和回顾，使用预脉冲方案可以使得在将读电压输入到所选字线之前将预脉冲电压输入到未选串选择线和未选接地选择线。在通用预脉冲方案中，可以在设置时段期间将预脉冲电压输入到未选串选择线和未选接地选择线两者，因此不仅功耗而且电源尺寸可能会增加。
188.如上所述，在根据示例实施例的存储器件中，可以使用多个字线之中的至少一个字线作为势垒线来控制沟道区域的电位电平。因此，可以防止在读操作中发生软擦除。
189.另外，在根据示例实施例的存储器件中，在沟道升压时段期间输入到与势垒线相邻的至少一个字线的控制信号可以被限制为预定电平，以防止可能在势垒线中发生的热载流子注入。
190.另外，在根据示例实施例的存储器件中，可以将预脉冲电压选择性地输入到未选串选择线和未选接地选择线，以显著减小功耗和电源尺寸的增大。
191.实施例可以提供一种能够在显著减小功耗和电源尺寸的增大的同时防止存储器单元的阈值电压分布劣化的存储器件及其操作方法。
192.图21是示出了根据另一示例实施例的存储器件4000的示图。
193.参考图21，存储器件4000可以具有芯片对芯片(c2c)结构。c2c结构可以指通过如下操作形成的结构：在第一晶片上制造包括单元区域cell的上部芯片；在与第一晶片分离的第二晶片上制造包括外围电路区域peri的下部芯片，然后将上部芯片与下部芯片相互接合。在此，接合工艺可以包括将形成在上部芯片的最上金属层上的接合金属与形成在下部芯片的最上金属层上的接合金属电连接的方法。例如，接合金属可以包括使用cu到cu接合的铜(cu)。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(al)或钨(w)形成。
194.存储器件4000的外围电路区域peri和单元区域cell可以各自包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
195.外围电路区域peri可以包括第一衬底4210、层间绝缘层4215、形成在第一衬底4210上的多个电路元件4220a、4220b和4220c、分别连接到多个电路元件4220a、4220b和4220c的第一金属层4230a、4230b和4230c、以及形成在第一金属层4230a、4230b和4230c上的第二金属层4240a、4240b和4240c。在示例实施例中，第一金属层4230a、4230b和4230c可以由具有相对较高的电阻率的钨形成，并且第二金属层4240a、4240b和4240c可以由具有相
对较低的电阻率的铜形成。
196.在图21所示的示例实施例中，尽管仅示出和描述了第一金属层4230a、4230b和4230c以及第二金属层4240a、4240b和4240c，但是示例实施例不限于此，并且一个或多个附加金属层还可以形成在第二金属层4240a、4240b和4240c。形成在第二金属层4240a、4240b和4240c上的一个或多个附加金属层的至少一部分可以由电阻率比形成第二金属层4240a、4240b和4240c的铜的电阻率低的铝等形成。
197.层间绝缘层4215可以设置在第一衬底4210上并覆盖多个电路元件4220a、4220b和4220c、第一金属层4230a、4230b和4230c、以及第二金属层4240a、4240b和4240c。层间绝缘层4215可以包括诸如氧化硅、氮化硅等的绝缘材料。
198.下接合金属4271b和4272b可以形成在字线接合区域wlba中的第二金属层4240b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属4271b和4272b可以电接合到单元区域cell的上接合金属4371b和4372b。下接合金属4271b和4272b以及上接合金属4371b和4372b可以由铝、铜、钨等形成。此外，单元区域cell中的上接合金属4371b和4372b可以被称为第一金属焊盘，并且外围电路区域peri中的下接合金属4271b和4272b可以被称为第二金属焊盘。
199.单元区域cell可以包括至少一个存储块。单元区域cell可以包括第二衬底4310和公共源极线4320。在第二衬底4310上，多个字线4331至4338(即，4330)可以在垂直于第二衬底4310的上表面的方向(z轴方向)上堆叠。至少一个串选择线和至少一个接地选择线可以分别布置在多个字线4330上方和下方，并且多个字线4330可以布置在至少一个串选择线与至少一个接地选择之间。
200.在位线接合区域blba中，沟道结构ch可以在垂直于第二衬底4310的上表面的方向(z轴方向)上延伸，并且穿过多个字线4330、至少一个串选择线和至少一根接地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层4350c和第二金属层4360c。例如，第一金属层4350c可以是位线接触，并且第二金属层4360c可以是位线。在示例实施例中，位线4360c可以在平行于第二衬底4310的上表面的第一方向(y轴方向)上延伸。
201.在图21中所示的示例实施例中，设置有沟道结构ch、位线4360c等的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线4360c可以电连接到在外围电路区域peri中提供页缓冲器4393的电路元件4220c。位线4360c可以连接到单元区域cell中的上接合金属4371c和4372c，并且上接合金属4371c和4372c可以连接到与页缓冲器4393的电路元件4220c连接的下接合金属4271c和4272c。
202.在字线接合区域wlba中，多个字线4330可以在平行于第二衬底4310的上表面且垂直于第一方向的第二方向(x轴方向)上延伸，并且可以连接到多个单元接触插塞4341至4347(即，4340)。多个字线4330和多个单元接触插塞4340可以在焊盘中彼此连接，该焊盘由在第二方向上以不同长度延伸的多个字线4330的至少一部分提供。第一金属层4350b和第二金属层4360b可以顺序地连接到与多个字线4330连接的多个单元接触插塞4340的上部。多个单元接触插塞4340可以通过字线接合区域wlba中的单元区域cell的上接合金属4371b和4372b以及外围电路区域peri的下接合金属4271b和4272b连接到外围电路区域peri。
203.多个单元接触插塞4340可以电连接到在外围电路区域peri中形成行解码器4394
的电路元件4220b。在示例实施例中，行解码器4394的电路元件4220b的工作电压可以与形成页缓冲器4393的电路元件4220c的工作电压不同。例如，形成页缓冲器4393的电路元件4220c的操作电压可以大于形成行解码器4394的电路元件4220b的操作电压。
204.公共源极线接触插塞4380可以设置在外部焊盘接合区域pa中。公共源极线接触插塞4380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线4320。第一金属层4350a和第二金属层4360a可以顺序地堆叠在公共源极线接触插塞4380的上部上。例如，布置有公共源极线接触插塞4380、第一金属层4350a和第二金属层4360a的区域可以被定义为外部焊盘接合区域pa。
205.输入输出焊盘4205和4305可以设置在外部焊盘接合区域pa中。参考图21，覆盖第一衬底4210的下表面的下绝缘膜4201可以形成在第一衬底4210的下方，并且第一输入输出焊盘4205可以形成在下绝缘膜4201上。第一输入输出焊盘4205可以通过第一输入输出接触插塞4203连接到设置在外围电路区域peri中的多个电路元件4220a、4220b和4220c中的至少一个，并且可以通过下绝缘膜4201与第一衬底4210分离。另外，侧绝缘膜可以设置在第一输入输出接触插塞4203与第一衬底4210之间，以将第一输入输出接触插塞4203和第一衬底4210电隔离。
206.参考图21，覆盖第二衬底4310的上表面的上绝缘膜4301可以形成在第二衬底4310上，并且第二输入输出焊盘4305可以形成在上绝缘层4301上。第二输入输出焊盘4305可以通过第二输入输出接触插塞4303连接到设置在外围电路区域peri中的多个电路元件4220a、4220b和4220c中的至少一个。在示例实施例中，第二输入输出焊盘4305电连接到电路元件4220a。
207.根据实施例，第二衬底4310和公共源极线4320可以不布置在设置有第二输入输出接触插塞4303的区域中。另外，第二输入输出焊盘4305可以在第三方向(z轴方向)上不与字线4330重叠。参考图21，第二输入输出接触插塞4303可以在平行于第二衬底4310的上表面的方向上与第二衬底4310分离，并且可以穿过单元区域cell的层间绝缘层4315以连接到第二输入输出焊盘4305。
208.根据实施例，可以选择性地形成第一输入输出焊盘4205和第二输入输出焊盘4305。例如，存储器件4000可以仅包括设置在第一衬底4210上的第一输入输出焊盘4205或设置在第二衬底4310上的第二输入输出焊盘4305。备选地，存储器件4000可以包括第一输入输出焊盘4205和第二输入输出焊盘4305两者。
209.在分别包括在单元区域cell和外围电路区域peri中的外部焊盘接合区域pa和位线接合区域blba中的每一个中，设置在最上金属层上的金属图案可以被设置为虚拟图案，或者可以不设置该最上金属层。
210.在外部焊盘接合区域pa中，存储器件4000可以包括下部金属图案4273a，该下部金属图案4273a与形成在单元区域cell的最上金属层中的金属图案4372a相对应，并且在外围电路区域peri的最上层金属层中，具有与单元区域cell的上层金属图案4372a相同的横截面形状以彼此连接。在外围电路区域peri中，形成在外围电路区域peri的最上金属层中的下部金属图案4273a可以不连接到接触。类似地，在外部焊盘接合区域pa中，与形成在外围电路区域peri的最上金属层中的下部金属图案4273a相对应且具有与外围电路区域peri的下部金属图案4273a相同的形状的上部金属图案4372a可以形成在单元区域cell的最上金
属层中。
211.下接合金属4271b和4272b可以形成在字线接合区域wlba中的第二金属层4240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属4271b和4272b可以通过cu到cu接合电连接到单元区域cell的上接合金属4371b和4372b。
212.此外，在位线接合区域blba中，与形成在外围电路区域peri的最上金属层中的下部金属图案4252相对应且具有与外围电路区域peri的下部金属图案4252相同的横截面形状的上部金属图案4392可以形成在单元区域cell的最上金属层中。接触可以不形成在上部金属图案4392上，上部金属图案4392形成在单元区域cell的最上金属层中。
213.在示例实施例中，与形成在单元区域cell和外围电路区域peri之一中的最上层金属层中的金属图案相对应，具有与金属图案相同的横截面形状的增强金属图案可以形成在单元区域cell和外围电路区域peri中的另一个内的最上层金属层中。接触可以不形成在加强金属图案上。
214.本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。