三维存储器件的读取时间的改善的制作方法

本申请涉及半导体技术领域，并且具体而言涉及三维(3d)存储器件和改善读取时间的方法。

背景技术：

与非(nand)存储器是一种不需要电力来保持所存储的数据的非易失性类型的存储器。对消费电子品、云计算和大数据的不断增长的需求带来了对更大容量、更高性能的nand存储器的持续需求。由于常规的二维(2d)nand存储器接近了其物理极限，所以现在三维(3d)nand存储器正在发挥重要作用。3dnand存储器使用单个管芯上的多个堆叠层来实现更高的密度、更高的容量、更快的性能、更低的功耗以及更好的成本效率。

在存储器件中的读取操作期间，在nand存储单元被读取之前，位线被充电至特定电压。这一充电过程可能受到寄生电容的影响。例如，寄生电容可能使位线的电压电平要花费更长的稳定时间。更长的稳定时间使读取操作变慢，并且导致下降的存储器件性能。所公开的方法针对解决上文阐述的一个或多个问题以及其他问题。

技术实现要素：

在本公开的一个方面当中，用于操作三维(3d)存储器件的方法包括：执行用于感测3d存储阵列的第一晶体管串的第一存储单元的第一读取操作；以及执行用于感测3d存储阵列的第二晶体管串的第二存储单元的后续第二读取操作。执行第一读取操作包括：向第一位线施加第一位线电压；以及在检测到第一存储单元的数据状态之后保持第一位线基本上不放电或者使第一位线从第一位线电压部分地放电至特定电压。所述特定电压大于第一位线电压的电压电平的一半。

在本公开的另一方面当中，3d存储器件包括：3d存储阵列中的存储单元；用于感测存储阵列的存储单元的数据状态的页缓冲器；以及用于访问存储单元的控制器。该控制器被配置为：执行用于感测3d存储阵列的第一晶体管串的第一存储单元的第一读取操作；以及执行用于感测3d存储阵列的第二晶体管串的第二存储单元的后续第二读取操作。执行第一读取操作包括：向第一位线施加第一位线电压；以及在检测到第一存储单元的数据状态之后保持第一位线基本上不放电或者使第一位线从第一位线电压部分地放电至特定电压。所述特定电压大于第一位线电压的电压电平的一半。

本领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其他方面。

附图说明

图1示出了根据本公开的各种实施例的示例性三维(3d)存储器件的截面图；

图2示出了根据本公开的各种实施例的3d存储器件的框图；

图3和图4示出了根据本公开的各种实施例的在示例性制作工艺中的特定阶段处的3d阵列器件的顶视图和截面图；

图5和图6示出了根据本公开的各种实施例的在示例性制作工艺中的特定阶段处的图3和图4中所示的3d阵列器件的截面图；

图7示出了根据本公开的各种实施例的示例性外围器件的截面图；

图8示出了根据本公开的各种实施例的在图5和图6中所示的3d阵列器件与图7中所示的外围器件接合之后的示例性3d存储器件的截面图；

图9示出了根据本公开的各种实施例的图6中所示的3d存储器件的存储块的电路图；

图10示出了根据本公开的各种实施例的图5和图6中所示的示例性3d存储器件的截面图；

图11示出了根据本公开的各种实施例的用于3d存储器件的示例性读取操作的时序图；

图12示出了说明根据本公开的各个方面的执行3d存储器件中的读取操作的方法的示意性流程图；

图13示出了根据本公开的各种实施例的3d存储器件的示例性位线布置；

图14和图15示出了基于图13中所示的位线布置的示例性读取操作的时序图；

图16和图17示出了根据本公开的各种实施例的基于图13中所示的位线布置的示例性读取操作的时序图；并且

图18示出了根据本公开的各种实施例的图14和图16中所示的两种示例性读取操作的时序图。

具体实施方式

下文将参考附图描述本公开的实施例中的技术解决方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似的部分。显然，所描述的实施例只是本公开的一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人员在没有创造性努力的情况下基于本公开的实施例获得的其他实施例将落在本公开的范围内。

图1示意性地示出了根据本公开的实施例的示例性3d存储器件100的截面图。3d存储器件100可以是单独工作的分立存储器件。3d存储器件100还可以是具有多个存储器件100的存储结构的一部分。3d存储器件100可以包括存储阵列器件110和外围器件120。存储阵列器件110可以包括形成一个或多个3d阵列的存储单元。外围器件120可以包括作为控制器的电路以控制3d存储器件100的操作。在一些实施例中，存储阵列器件110和外围器件120可以分开制作，并且之后接合到一起以形成堆叠式结构，如图1中所示。替代性地，存储阵列器件110和外围器件120可以被集成到一个器件中。例如，可以首先制作外围器件120，并且之后在外围器件120之上制作存储阵列器件110，并且使用外围器件120作为衬底。在一些其他实施例中，存储阵列器件110和外围器件120可以分开制作，并且之后并排安装在印刷电路板(pcb)上。

图2示出了根据本公开的实施例的3d存储器件200的框图。3d存储器件200可以包括存储阵列210和电路220。存储阵列210可以包括存储单元的3d阵列(未示出)。电路220可以包括控制电路222、输入/输出(i/o)接口224、页缓冲器226、行解码器228和列解码器230。控制电路222可以充当并且可以被称为实施3d存储器件200的各种功能的控制器。例如，控制电路222可以实施读取操作、写入操作和擦除操作。i/o接口224可以包含i/o电路以处理向3d存储器件200的命令、地址和数据的输入，并且将数据和状态信息从3d存储器件200传输至另一器件。行解码器228和列解码器230可以分别对行地址信号和列地址信号解码以用于访问存储阵列210。行解码器228和列解码器230还可以接收来自电压发生器电路(未示出)的不同电压，并且将接收到的电压传递至目标对象，诸如字线或位线。在写入操作或读取操作中，当在i/o接口224和存储阵列210之间传递数据时，页缓冲器226可以暂时存储传入数据或传出数据。可选地，页缓冲器226可以包含某些感测器件或感测放大器(未示出)。控制电路222可以使用感测器件或感测放大器来感测存储阵列210的存储单元的数据状态。可以通过感测连接到存储单元的位线的状态而检测存储单元的数据状态。如本文所使用的术语“连接的”表明是电连接的。如本文所使用的“连接”一词表示电连接。

图3和图4示出了根据本公开的实施例的在示例性制作工艺中的特定阶段处的3d阵列器件300的示意性顶视图和示意性截面图。3d阵列器件300是存储器件的一部分。顶视图处于x-y平面中，并且截面图处于y-z平面中。图4中所示的截面图是沿图3的线aa’截取的。如图4中所示，3d阵列器件300可以包括衬底310、掺杂区320和半导体层330。衬底310可以包括半导体材料，例如，单晶硅。在一些实施例中，可以经由离子注入和/或扩散以n型掺杂剂掺杂衬底310的顶部部分以形成掺杂区320。半导体层330可以形成在掺杂区320之上，并且可以包含例如n型掺杂多晶体硅(多晶硅)。在半导体层330之上，可以制作层堆叠340。层堆叠340可以包括在彼此之上交替堆叠的电介质层341和导体层342。电介质层341可以包含电介质材料(例如，氧化硅)，并且导体层342可以包含导电材料(例如，钨(w))。如本文所使用的术语“导电”指示导电性。层堆叠可以包括64对、128对或者超过128对的电介质层341和导体层342。

参考图3和图4，将沟道孔350布置为在z方向上延伸，并且在x-y平面中形成预定图案的阵列。沟道孔350可以具有延伸穿过层堆叠340、半导体层330并且部分地穿透掺杂区320的圆柱形或柱形。在本公开的图3和图4以及其他附图中示出的沟道孔350的数量、尺寸和布置是示例性的，并且用于描述目的，然而可以根据本公开的各种实施例将任何适当的数量、尺寸和布置用于所公开的3d阵列器件300。

在沟道孔350内可以沉积功能层351。功能层351可以包括在沟道孔的侧壁和底部上的用于阻隔电荷流出的阻隔层352、在阻隔层352的表面上的用于在3d阵列器件300的操作期间存储电荷的电荷捕获层353、以及处在电荷捕获层353的表面上的隧穿绝缘层354。在一些实施例中，功能层351可以具有氧化物-氮化物-氧化物(ono)结构。也就是说，阻隔层352可以是沉积在沟道孔350的侧壁上的氧化硅层，电荷捕获层353可以是沉积在阻隔层352上的氮化硅层，并且隧穿绝缘层354可以是沉积在电荷捕获层353上的另一氧化硅层。

在隧穿绝缘层354之上，可以沉积沟道层355。沟道层355又被称为“半导体沟道”，并且在一些实施例中可以包括多晶硅。与沟道孔类似，沟道层355也延伸穿过层堆叠340并且延伸到掺杂区320中。半导体层330可以形成在掺杂区320上以及沟道层355的某些侧壁或侧面部分上，并且可以连接到掺杂区320和沟道层355。在一些实施例中，半导体层330可以用作阵列公共源极。在形成沟道层355之后可以通过氧化物材料356填充沟道孔350。形成在沟道孔350中的功能层351和沟道层355可以被视为沟道结构。

如图4中所示，沟道孔350中的每个功能层351的一部分可以处于导体层342的一部分和沟道层355的一部分之间。每个导体层342可以连接x-y平面中的nand存储单元，并且被配置成3d阵列器件300的字线。形成在沟道孔150中的沟道层355可以被配置为沿z方向连接一串nand存储单元。沟道层355的一端可以连接到3d阵列器件300的位线。照此，沟道孔350中的功能层351的处于x-y平面中的部分作为nand存储单元的一部分可以被布置在导体层342和沟道层355之间，即在字线和连接到位线的沟道层之间。nand存储单元(包括导体层342的围绕沟道孔350的一部分的部分)可以被视为具有控制栅极、源极和漏极的场效应晶体管。导体层342的围绕沟道孔350的一部分的部分可以充当用于晶体管的控制栅极。3d阵列器件300可以被视为包括nand存储单元串的2d阵列(这样的串又被称为“nand串”)。每个nand串可以包含多个nand存储单元，并且垂直地朝衬底310延伸。nand串可以形成nand存储单元的3d阵列。nand串可以对应于包含在z方向上沿沟道层355串联连接的多个场效应晶体管的晶体管串。照此，晶体管串可以形成场效应晶体管的3d阵列。

图5和图6示出了根据本公开的实施例的在示例性制作工艺中的特定阶段处的3d阵列器件300的示意性截面图。如图5中所示，电介质层357可以沉积在层堆叠340和沟道孔350之上。此外，可以形成过孔360和361以及导电层362，以用于电介质层357中的互连。例如，过孔360中的一些可以连接到沟道层355。而后，可以沉积电介质材料，从而使电介质层357更厚，并且可以在过孔361之上形成连接焊盘363，并且连接焊盘363连接到过孔361。一些连接焊盘363可以通过过孔361-362和导电层363与沟道层355连接。可以使用导电材料(例如，w)制作过孔360-361、导电层362和连接焊盘363。

图5中的截面图中所示的沟道结构和导体层342可以表示3d阵列器件300的存储块380。在图5中以虚线描绘边界的存储块380可以包含多个nand串或者晶体管串。在图6中示意性地示出了存储块380的场效应晶体管和电路，其中，电路图代替沟道结构和层堆叠340的示意图。如图6中所示，每个nand存储单元被场效应晶体管代替。沟道层355分别连接到位线bl1-bl8(例如，过孔360)。漏极被连接到位线的场效应晶体管可以被配置成选择晶体管并且被称为顶部选择栅(tsg)。源极连接到阵列公共源极的场效应晶体管也可以被配置为选择晶体管并且可以被称为底部选择栅(bsg)。tsg的控制栅极可以连接到选择线(例如，导体层342)，而bsg的控制栅极可以连接到另一条选择线(例如，另一导体层342)。字线wl1-wln可以对应于tsg和bsg之间的导体层342。

3d阵列器件300可以包含成行和成列的nand存储单元。控制栅极连接到导体层342(即字线)的nand存储单元(或场效应晶体管)可以形成行。连接到与位线连接的沟道层355的nand存储单元(或场效应晶体管)可以形成列。因而，如图5或图6中所示的控制栅极连接到导体层342(或字线)的nand存储单元仅表示nand存储单元的属于行的一部分。

图7示出了根据本公开的实施例的外围器件370的示意性截面图。外围器件370可以包括半导体衬底371，例如，单晶硅。控制电路(例如，参考图2的控制电路222)可以被制作在衬底371上，并且用于促进3d存储器件的操作。可以在衬底371和控制电路之上沉积电介质层372。可以在电介质层372中形成诸如连接焊盘373的连接焊盘以及过孔。连接焊盘373可以被配置为与3d阵列器件300连接，并且可以包含导电材料，例如，w。

图8示意性地示出了根据本公开的实施例的在特定制作阶段处的示例性3d存储器件390。3d存储器件390可以包括图5中所示的3d阵列器件300和图7中所示的外围器件370。外围器件370被配置为控制阵列器件300或3d存储器件390。

可以通过倒装芯片接合方法接合3d阵列器件300和外围器件370以形成3d存储器件390，如图8中所示。对于3d阵列器件300和外围器件370，可以将衬底310或371的底面称为背面，并且可以将具有连接焊盘363或373的一面称为前面或正面。在倒装芯片接合工艺之后，连接焊盘363分别与连接焊盘373接合。也就是说，使3d阵列器件300和外围器件370面对面接合并且电通信。

而后，可以执行其他制作步骤或工艺，以完成3d存储器件390的制作。为了简单起见，省略了其他制作步骤或工艺的细节。

图9以更多细节示意性地示出了根据本公开的实施例的存储块380的电路图。假定晶体管串s1-s8分别对应于位线bl1-bl8。晶体管串s5可以包括场效应晶体管(即nand存储单元)m1-mn。场效应晶体管m11和m12分别属于晶体管串s6和s7。存储块380的tsg可以与选择线1连接，而存储块380的bsg则可以与选择线2连接。每个晶体管串可以包括在z方向上沿串串联连接的场效应晶体管(即nand存储单元)。例如，晶体管串s5可以包括串联连接的场效应晶体管(即nand存储单元)m1到mn。在特定电压被施加至选择线1时，存储块380的tsg可以被导通。在特定电压被施加至选择线2时，存储块380的bsg可以被导通。施加至字线、位线、选择线1和选择线2的电压电平可以用来在读取操作或写入(即编程)操作中选择nand存储单元。位线的电压电平也可以用来在读取操作中检测nand存储单元。读取操作和写入操作可以由控制器实施，该控制器例如参考图2的控制电路222。

例如，在读取操作中，位线bl5的电压可以被感测，以确定存储单元m1的数据状态。在一些情况下，位线bl5首先被充电。在位线bl5的电压稳定之后，耦合到存储单元m1的字线wl1的电压被升高，从而使存储单元m1基于存储单元m1的数据状态生成电流。对位线bl5的电压进行下拉的相对较大的电流表明存储单元m1未被编程。不影响位线bl5的电压的相对较小的电流表明存储单元m1被编程。

由于位线具有寄生电容，因而位线的稳定时间可能受到影响，并且总读取时间可能增加。此外，由于位线的电容特性取决于制造工艺和电路配置，因而不同存储单元所需的稳定时间可以是不同的。因此，往往施加最差情况的稳定时间来确保读取操作中的感测精确度，并且读取时间可能进一步受到影响。

当在读取操作中读取nand存储单元m1时，例如，特定电压可以被施加至位线bl5和字线wl1。bl5和wl1可以被称为选定位线和选定字线，而其余位线(例如，bl1-bl4和bl6-bl8)和其余字线(例如，wl2-wln)则可以分别被称为未选定位线和未选定字线。此外，特定电压也可以被施加至选择线1和2，从而分别导通tsgt1和bsgb1。照此，串s5的两端分别连接到位线bl5和阵列公共源极。可以通过经由可以包括感测电路的感测器件或感测部件来感测位线bl5的数据状态而检测存储在nand存储单元m1处的数据。

类似地，当在读取操作中读取nand存储单元m12时，特定电压可以被施加至位线bl7和字线wl1，即，选定位线和选定字线。此外，特定电压也可以被施加至选择线1和2，从而分别导通tsgt2和bsgb2。照此，串s7的两端分别连接到位线bl7和阵列公共源极。可以通过经由感测器件或感测部件来感测位线bl7的数据状态而检测存储在nand存储单元m12处的数据。

在一些实施例中，在读取操作中，选定位线的电压电平低于未选定位线的电压电平。当在读取操作中访问nand存储单元m1时，例如，位线bl5的电压电平可以被布置为低于位线bl1-bl4和bl6-bl8的电压电平。在一些情况下，在nand存储单元m1被读取之后，位线bl5可以被放电，并且位线bl5的电压电平可以减小至地电压，并且之后如果将在后续读取操作中访问nand存储单元m11，则位线bl6的电压电平可以被降低至特定值。

然而，在一些实施例中，在nand存储单元m1被读取之后，位线bl5可以不被放电或者基本上不放电。照此，位线bl5的电压电平可以被保持在同一值。替代性地，在nand存储单元m1被读取之后，位线bl5的电压电平可以被保持在类似值。也就是说，在nand存储单元m1被读取之后，可以使位线bl5的电压电平的变化保持基本上较小，例如，该变化可以在百分之十以内。可选地，在nand存储单元m1被读取之后，位线bl5的电压电平可以被部分放电。例如，在nand存储单元m1被读取之后，位线bl5的电压电平可以从第一电压值被部分放电至第二电压值，其中，第二电压值大于第一电压值的一半。

假定nand存储单元m1和m11被连续读取。当在第一读取操作中读取nand存储单元m1时，第一电压可以被施加至位线bl5，并且高于第一电压的第二电压可以被施加至位线bl6。在由感测器件读取nand存储单元m1之后，在第二读取操作中，可以在位线bl5处保持第一电压，并且同时位线bl6的电压电平可以从第二电压被减小至特定值(例如，第一电压)。之后，可以由感测器件读取nand存储单元m11。

在第一情境下，如果在第一读取操作之后位线bl5被放电至地电压，则当位线bl6的电压从第二电压被降低至特定值(例如，第一电压)时，假定在位线bl5和bl6之间存在第一寄生电容。在第二情境下，如果在第一读取操作之后，位线bl5未被放电并且保持第一电压，则当位线bl6的电压从第二电压被降低至特定值(例如，第一电压)时，假定在位线bl5和bl6之间存在第二寄生电容。由于第二情境中的位线bl5和bl6之间的电压差小于第一情境中的电压差，因而第二寄生电容可以小于第一寄生电容。因此，由于在第一操作之后位线bl5不被放电并且保持第一电压，因而可以减小寄生电容，并且可以改善位线bl6的达到特定值的电压电平时的稳定时间。照此，可以改善最差情况的读取时间，并因而可以改善nand存储单元的读取时间。

此外，在nand存储单元m1和m12被连续读取时，nand存储单元m1在第一读取操作中被读取，并且nand存储单元m12在第二读取操作中被读取。nand存储单元m1和m12被nand存储单元m11隔开，并且晶体管串s5和s7被晶体管串s6隔开。第一电压可以被施加至位线bl5，并且第二电压可以被施加至位线bl7。在由感测器件读取nand存储单元m1之后，在位线bl5处保持第一电压。与此同时，在第二读取操作中，位线bl7的电压电平可以从第二电压被减小至特定值(例如，第一电压或者基本上接近第一电压的值)。之后，可以由感测器件读取nand存储单元m12。由于在相比，在位线bl5不被放电并且保持第一电压时的位线bl5和bl7之间的电压差小于位线bl5被放电至地电平时的电压差，因而可以减小位线bl5和bl7之间的寄生电容并且可以改善位线bl7的稳定时间。因而，可以改善最差情况的读取时间，并因而可以改善nand存储单元的读取时间。

图10示出了根据本公开的各种实施例的图5和图6中所示的3d阵列器件300的截面图。图10中所示的截面图处于x-y平面中并且是沿图6的线bb’截取的。图10中示意性地示出了晶体管串或nand串的阵列。晶体管串可以包括串s1-s8、串s11和串s12。晶体管串s4、s6和s11与晶体管串s5相邻并且包围晶体管串s5。晶体管串s3、s7和s12与晶体管串s4、s6和s11相邻并且包围晶体管串s4、s6和s11。分别设置在晶体管串s5与晶体管串s3、s7和s12之间的晶体管串s4、s6和s11可以被称为中间串。如上文所示，在第一读取操作中读取在晶体管串s5上的nand存储单元m1之后，连接到晶体管串s5的位线bl5可以保持特定电压并且不被放电。当第二读取操作开始感测在晶体管串s6上的nand存储单元m11时，位线bl5可以保持在特定电压附近的电压电平。当第二读取操作开始感测在晶体管串s7上的nand存储单元m12时，位线bl5也可以保持在特定电压附近的电压电平。如上文所示，使位线bl5电压电平保持在特定电压附近的优点可以包括读取操作中的改善的最差情况稳定时间和缩短的读取时间。

此外，在一些实施例中，在第一读取操作中读取晶体管串s5的nand存储单元m1之后，位线bl5可以在第二读取操作开始之前和之后保持特定电压并且不被放电。第二读取操作可以感测在晶体管串s6-s7、s3-s4、s11和s12中的一个上的选定nand存储单元。因而，在第一读取操作中读取第一晶体管串的连接到第一位线的第一nand存储单元之后，第一位线的电压电平可以在第二读取操作开始之前和之后保持相同或类似值并且不通过放电减小至地电压。第二读取操作可以感测第二晶体管串的第二nand存储单元，其中，第二晶体管串可以与第一晶体管串相邻，或者第二晶体管串可以与中间晶体管串相邻，该中间晶体管串与第一晶体管串相邻。

可选地，在第一读取操作中读取第一晶体管串的连接到第一位线的第一nand存储单元之后，第一位线的第一电压电平可以在第二读取操作开始之前和之后保持相同或类似值并且不通过放电减小至地电压。假定第一nand存储单元来自行。在第一读取操作中，第二电压电平可以被施加至该行的除了第一位线以外的位线。第二读取操作可以感测第二晶体管串的连接到第二位线的第二nand存储单元，其中，第二晶体管串可以具有处于该行中的至少一个nand存储单元。也就是说，第一晶体管串和第二晶体管串均可以具有处于该行中的至少一个nand存储单元。

在一些实施例中，可以将一行的nand存储单元划分到存储单元的页中。例如，连接到某些位线的一行的nand存储单元可以形成页，而连接到某些其他位线的该行的nand存储单元可以形成另一页。可选地，在第一读取操作中读取了第一晶体管串的连接到第一位线的第一nand存储单元之后，第一位线的电压电平可以在第二读取操作开始之前和之后保持相同或类似值并且不通过放电减小至地电压。假定第一nand存储单元来自页。在第一读取操作中，第二电压电平被施加至该页的除了第一位线以外的位线。第二读取操作可以感测第二晶体管串的连接到第二位线的第二nand存储单元，其中，第二晶体管串可以具有来自该页的至少一个nand存储单元。也就是说，第一晶体管串和第二晶体管串均可以具有来自该页的至少一个nand存储单元。

图11示出了根据本公开的各种实施例的用于3d存储器件390的示例性读取操作的时序图。假定由3d存储器件390的控制器(例如，参考图2的控制电路222)在第一读取操作和第二读取操作中连续地访问参考图9的nand存储单元m1和m12。控制器可以实施某些命令，从而对字线或位线施加电压或者使其放电。时序图示意性地示出了第一读取操作期间字线wl1和wl2以及位线bl5和bl7的迹线。在时间t0上，控制器将电压v1施加至字线wl1。字线wl1的电压电平从v0增加到v1。v0可以是参考电势(例如，地)。在时间t1上，字线wl1的电压电平可以被放电并且在时间t2上减小至v2。电压v2可以是被布置为读取nand存储单元m1的数据状态的地电压或读取电压。在后一种情况下，控制器可以执行感测过程。如果nand存储单元m1被激活(例如，检测到目标值)，则该数据状态可以是对应于v2的阈值的数据状态。如果未感测到目标值，则该数据状态可以是对应于高于v2的阈值的数据状态。

在时间t3上，控制器将电压v3施加至字线wl1。电压v3可以是被布置为读取nand存储单元m1的数据状态的读取电压。由控制器操作的感测过程可以在字线wl1的电压电平在时间t3和t4之间达到v3之后开始。如果nand存储单元m1被激活(例如，检测到目标值)，则该数据状态可以是对应于v3的阈值的数据状态。如果未感测到目标值，则该数据状态可以是对应于高于v3的阈值的数据状态。

在时间t4上，控制器将电压v4施加至字线wl1。电压v4可以是被布置为读取nand存储单元m1的数据状态的读取电压。感测过程可以在wl1的电压电平在时间t4和t5之间达到v4之后开始。如果nand存储单元m1被激活(例如，检测到目标值)，则该数据状态可以是对应于v4的阈值的数据状态。在时间t5上，字线wl1被放电。字线wl1的电压电平可以被放电至v5(例如，参考电平或地)。在时间t6上，第一读取操作可以结束，并且第二读取操作可以在时间t6上或者在时间t6的不久之后开始。

字线wl2的电压电平的迹线表明在时间t0上充电过程开始。字线wl2的电压电平可以被充电至电压v1。在时间t5上，控制器可以将字线wl2放电至v5。在时间t6上，字线wl2的电压电平可以保持在v5。

位线bl7的电压电平的迹线表明在时间t0上充电过程开始。bl7的电压电平可以被充电至预定电压v7。位线bl7可以在时间t1和t6之间并且在第二读取操作开始之前保持电压v7。

nand存储单元m1所连接到的位线bl5的电压电平的迹线表明在时间t0上充电过程开始。位线bl5的电压电平可以被充电至预定电压v6。在一些实施例中，v6可以小于v7。位线bl5可以在时间t1和t6之间并且在第二读取操作开始之前/之后保持电压v6。由于位线bl5未被放电至v5，而是保持电压v6，因而当在第二读取操作中读取nand存储单元m12时，可以减小位线bl5和bl7之间的寄生电容，并且可以改善bl7的电压电平从v7降低至特定值(例如，v6)时位线bl7的稳定时间。照此，可以改善最差情况的读取时间，并因而可以改善3d存储器件的读取时间。

图12示出了用于描述根据本公开的实施例的执行3d存储器件中的读取操作的方法的示意性流程图400。该读取操作可以由3d存储器件的控制器(例如，参考图2的控制电路222)执行。在第一读取操作中，由控制器感测第一晶体管串的第一选定存储单元。在第二读取操作中，由控制器感测第二晶体管串的第二选定存储单元。第一晶体管串对应于第一选定位线，而第二晶体管串对应于第二选定位线。

在410处，控制器将位线电压施加至第一选定位线，并且将高于该位线电压的特定电压施加至第二选定位线和某些未选定位线。在一些实施例中，第二晶体管串可以与第一晶体管串相邻。可选地，第二晶体管串可以与中间晶体管串相邻，该中间晶体管串与第一晶体管串相邻。在一些其他实施例中，第一和第二晶体管串均可以具有来自同一页或同一行的至少一个存储单元。在411处，由控制器将第一选择电压施加至第一选择线以导通某些选定tsg，并且将第二选择电压施加至第二选择线以导通某些选定bsg。于是，第一晶体管串的一端连接到第一选定位线，同时第一晶体管串的另一端连接到公共源极。在412处，控制器将字线电压施加至选定字线。也就是说，该字线电压被施加至第一选定存储单元的控制栅极。在413处，由控制器使用感测器件(例如，连接到第一选定位线的感测放大器)在感测操作中感测第一选定存储单元的数据状态。在感测操作之后，第一选定位线在414处未被放电至地电平，例如，由控制器在第一选定位线处保持位线电压或者在第一选定位线处保持接近位线电压的电压。在415处，由控制器结束第一读取操作，并且第二读取操作在416处开始。在一些实施例中，由控制器在第一选定位线处仍然保持位线电压或者在第一选定位线处仍然保持接近位线电压的电压。之后，由控制器经由感测器件感测第二选定存储单元。

由于在第二读取操作开始之前和之后第一选定位线未被放电至地电平，因而可以减小第一选定位线和第二选定位线之间的寄生电容，并且可以改善第二选定位线的稳定时间。因而，该方法可以减小最差情况的读取时间，并因而改善3d存储器件的读取时间。

图13示意性地示出了根据本公开的实施例的位线布置500。位线布置500可以包括位线bln、bln±1和bln±2，其反映了3d存储器件的结构的一部分。有四个处于相邻位线之间的寄生电容器c1、c2、c3和c4。还有处于不相邻的位线之间的寄生电容器(未示出)。例如，有处于相邻位线bln-1和bln-2之间的以及相邻位线bln-1和bln之间的寄生电容器c1和c2，同时还有处于不相邻的并且被位线bln-1隔开的位线bln-2和bln之间的寄生电容器。由于两条位线的电压差影响其间的电容，因而位线(例如，bln-2)的电压电平不仅影响相邻位线(例如，bln-1)的充电或放电过程，还影响被相邻位线隔开的位线(例如，bln)的充电或放电过程。

图14和图15示出了与基于图13中所示的位线布置500的读取操作有关的时序图。时序图示意性地示出了在一些情况下在第一和第二读取操作期间的位线bln±2、bln和bln±1的电压迹线。省略了其他线(例如，字线)的电压迹线。图14单独示出了电压迹线，而图15则示出了相互叠加的电压迹线。在图15中，位线bln±2、bln和bln±1的电压迹线分别以划线、实线和点线表示。参考图14，在时间t0之前，位线的电压为v0(例如，参考电势或地)。在时间t0上，第一读取操作开始，并且电压v1被施加至选定位线bln 2或bln-2。在位线bln 2或bln-2的电压电平被充电至v1之后，可以访问并且读取选定存储单元。在时间t1上，第一读取操作结束，并且选定位线bln 2或bln-2被放电至电压v4(例如，参考电势或地)。

在第一读取操作期间，电压v2在时间t0上被施加至未选定位线bln。未选定位线bln在开始于时间t1的后续第二读取操作中变为选定位线。在时间t1上，选定位线bln被放电至v5。由于寄生电容的原因，选定位线bln的电压直到时间t3都不稳定。在时间t3之后，可以访问并读取选定存储单元以用于第二读取操作。

当在第一读取操作中未选定位线bln被充电至v2时，未选定位线bln 1或bln-1被充电至v3。在一些实施例中，电压v1小于v3，并且电压v3小于v2。在时间t1之后，未选定位线bln 1或bln-1的电压电平受到位线bln 2或bln-2的放电以及位线bln的放电的影响，其可能使位线bln 1或bln-1的电压电平下降并且达到电压v6。

图16和图17示出了根据本公开的各种实施例的基于图13中所示的位线布置500的示例性读取操作的时序图。时序图示意性地示出了在一些实施例中在第一和第二读取操作期间的位线bln±2、bln和bln±1的电压迹线。省略了其他线(例如，字线)的电压迹线。图16单独示出了电压迹线，而图17示出了叠加到一起的电压迹线。在图17中，分别以划线、实线和点线描绘了位线bln±2、bln和bln±1的电压迹线。参考图16，在时间t0之前，位线的电压为v0(例如，参考电势或地)。在时间t0上，第一读取操作开始，并且电压v1被施加至选定位线bln 2或bln-2。在位线bln 2或bln-2的电压电平被充电至v1之后，可以访问并且读取选定存储单元。在第一读取操作结束之前和之后，选定位线bln 2或bln-2未被放电至电压(例如，参考电势或地)，例如，在第一读取操作中读取选定存储单元之后并且在第二读取操作开始之后，位线bln 2或bln-2可以保持电压(例如，v1或v1附近的值)。

在第一读取操作期间，电压v2在时间t0上被施加至未选定位线bln。未选定位线bln在开始于时间t1的后续第二读取操作中变为选定位线。在时间t1上，选定位线bln被放电至电压v5。由于位线bln 2或bln-2不被放电，因而与参考图14的情境相比减小了寄生电容。选定位线bln的电压在时间t2上是稳定的。在时间t2之后，可以访问并读取选定存储单元，以用于第二读取操作。

当在第一读取操作中选定位线bln被充电至v2时，未选定位线bln 1或bln-1被充电至v3。在一些实施例中，电压v1小于v3，并且电压v3小于v2。在时间t1上，未选定位线bln 1或bln-1的电压电平受到位线bln的放电的影响，变得不稳定，并且之后下降至电压v7。

图18示出了反映根据本公开的各种实施例的图14和图16中所示的两种示例性读取操作的时序图。时序图示意性地示出了在第一和第二读取操作中的位线bln的电压迹线。以点线表示图14中所示的位线bln的电压迹线，同时以实线表示图16中所示的位线bln的电压迹线。如图18中所示，在位线bln 2或bln-2不被放电时，位线bln的电压在时间t2上是稳定的。然而，当在读取存储单元之后对位线bln 2或bln-2放电时，位线bln的电压在大于t2的时间t3上是稳定的。由于位线bln 2或bln-2不被放电，时间t2和t3之间的差是减少的时间，其将导致最差情况的缩短的读取时间。照此，可以改善3d存储器件的读取时间。

表1

表1示出了相应的充电时间的示例。表1中的数据可以是基于位线布置500计算的。假定在第一读取操作中位线bln 2或bln-2是选定位线，并且在后续第二读取操作中位线bln是选定位线。iso是页缓冲电路的so节点电流。icell是tsg和bsg之间的沟道中的存储单元电流。在读取操作中，当iso和icell相等或者基本上相互接近时，可以认为存储单元的感测是准确的。如表1中所示，当在第二读取操作中iso和icell之间的比为70％时，当在第一读取操作之后不对位线bln 2或bln-2放电时，充电时间为10.8微秒，当在第一读取操作之后对位线bln 2或bln-2放电时，充电时间为13.5微秒。此外，当在第二读取操作中iso和icell之间的比为95％时，当不对位线bln 2或bln-2放电时，充电时间为23.4微秒，当对位线bln 2或bln-2放电时，充电时间为29.6微秒。照此，该比较结果表明当在第一读取操作之后不对位线bln 2或bln-2放电时，减小了充电时间。因而，可以改善最差情况的读取时间，并因而可以改善3d存储器件的读取时间。

尽管在本说明书中通过使用具体实施例描述了本公开的原理和实施方式，但是前文对实施例的描述仅旨在帮助理解本公开。此外，可以对前述不同实施例的特征进行组合以形成额外的实施例。本领域技术人员可以根据本公开的思路对具体实施方式和应用范围做出修改。因而，不应将说明书的内容理解成是对本公开的限制。