半导体器件的制作方法

相关申请的交叉引用

本申请要求于2019年12月16日提交的申请号为10-2019-0168082的韩国专利申请的优先权，其全部内容通过引用合并于此。

本公开的实施例涉及对数据图案执行写操作的半导体器件。

背景技术：

诸如动态随机存取存储器(dram)的半导体器件执行写操作和读操作。写操作是用于将数据储存到包括由地址选择的单元阵列的存储体中的操作，并且读操作是用于输出储存在包括在存储体中的单元阵列中的数据的操作。

技术实现要素：

根据实施例，半导体器件包括标志管道(flagpipe)、图案模式控制电路和数据复制控制电路。标志管道被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志、第二图案控制标志、数据复制标志和扩展数据复制标志(enlargementdatacopyflag)，并且被配置为基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志、第二延迟的图案控制标志和合成数据复制标志。图案模式控制电路被配置为基于延迟的图案模式标志、第一延迟的图案控制标志及第二延迟的图案控制标志来设置经由第一数据路径写入的第一数据图案或经由第二数据路径写入的第二数据图案。数据复制控制电路被配置为基于合成数据复制标志来将经由第一数据焊盘输入的数据复制到与第二数据焊盘电连接的第三数据路径上。

根据另一实施例，半导体器件包括标志生成电路、标志管道和图案模式控制电路。标志生成电路被配置为：在基于内部设置信号生成写控制命令之后，基于内部设置信号和写命令来生成图案模式标志、第一图案控制标志和第二图案控制标志。标志管道被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志和第二图案控制标志，并且被配置为基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志和第二延迟的图案控制标志。图案模式控制电路被配置为基于延迟的图案模式标志、第一延迟的图案控制标志和第二延迟的图案控制标志来设置经由第一数据路径写入的第一数据图案或经由第二数据路径写入的第二数据图案。

根据又一实施例，半导体器件包括标志生成电路、标志管道和数据复制控制电路。标志生成电路被配置为：在基于内部设置信号生成写控制命令之后，基于内部设置信号和写命令来生成数据复制标志和扩展数据复制标志。标志管道被配置为基于管道输入控制信号来锁存数据复制标志及扩展数据复制标志，并且被配置为基于管道输出控制信号来输出合成数据复制标志。数据复制控制电路被配置为基于合成数据复制标志来将经由第一数据焊盘输入的数据复制到与第二数据焊盘电连接的数据路径上。

附图说明

图1是示出根据本公开的实施例的半导体系统的配置的框图。

图2是示出包括在图1的半导体系统中的半导体器件的配置的框图。

图3是示出根据内部设置信号生成用于控制图2所示的半导体器件的图案模式和数据复制模式的标志的操作的表格。

图4是示出包括在图2的半导体器件中的标志生成电路的配置的框图。

图5是示出包括在图4的标志生成电路中的图案模式标志生成电路的配置的框图。

图6是示出包括在图4的标志生成电路中的第一图案控制标志生成电路的配置的框图。

图7是示出包括在图4的标志生成电路中的第二图案控制标志生成电路的配置的框图。

图8是示出包括在图4的标志生成电路中的数据复制标志生成电路的配置的框图。

图9是示出包括在图2的半导体器件中的管道控制电路的配置的框图。

图10是示出包括在图2的半导体器件中的标志管道的配置的框图。

图11是示出包括在图10的标志管道中的数据复制管道的配置的框图。

图12示出包括在图2的半导体器件中的图案模式控制电路的配置。

图13示出包括在图2的半导体器件中的数据复制控制电路的配置。

图14是示出图2所示的半导体器件的数据复制操作的时序图。

图15和图16是示出图2所示的半导体器件的操作的时序图。

图17是示出根据本公开的实施例的电子系统的配置的框图。

具体实施方式

在下面的描述中，当参数被称为“预定”时，其可以旨在表示：在参数被用于过程或算法中之前确定参数的值。参数的值可以在过程或算法开始时被设置，或者可以在执行过程或算法的时段期间被设置。

将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件。

此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”至另一个元件时，则不存在中间元件。

逻辑“高”电平和逻辑“低”电平可以是用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在实施例中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。另一方面，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为具有逻辑“低”电平。

在下文中将参考附图详细描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。

图1是示出根据本公开的实施例的半导体系统1的配置的框图。如图1所示，半导体系统1可以包括控制器2和半导体器件3。半导体器件3可以包括标志生成电路320、标志管道340、图案模式控制电路360和数据复制控制电路380。

控制器2包括第一控制引脚21、第二控制引脚23和第三控制引脚25。半导体器件3包括第一半导体引脚31、第二半导体引脚33和第三半导体引脚35。第一控制引脚21和第一半导体引脚31通过第一传输线l11彼此连接。第二控制引脚23和第二半导体引脚33可以通过第二传输线l13彼此连接。第三控制引脚25和第三半导体引脚35可以通过第三传输线l15彼此连接。控制器2可以通过第一传输线l11将设置信号ca发送到半导体器件3以控制半导体器件3。设置信号ca可以包括命令和地址。控制器2可以通过第二传输线l13向半导体器件3发送时钟信号clk以控制半导体器件3。控制器2可以通过第三传输线l15向半导体器件3发送数据data。

标志生成电路320可以基于设置信号ca生成用于控制图案模式和数据复制模式的标志。由标志生成电路320生成的标志可以在比时钟信号clk的至少两个周期长的时间段期间生成。因此，当连续执行图案模式下的写操作和数据复制模式下的写操作时，可以防止标志的转变(toggle)，以减少半导体器件3的功耗。

标志管道340可以接收并锁存用于控制图案模式和数据复制模式的标志，以在预定的时间点输出延迟标志。标志管道340不对标志进行移位，而是控制生成延迟标志的时间点。结果，可以在使半导体器件3的功耗和布局面积减少或最小化的情况下提供图案模式和数据复制模式。

图案模式控制电路360可以接收从标志管道340输出的延迟标志，以提供对基于设置信号ca而设置的数据图案执行写操作的图案模式。因为不需要在图案模式下通过数据焊盘接收数据data，所以可以减少半导体器件3的功耗。

数据复制控制电路380可以接收从标志管道340输出的延迟标志，以提供将通过一个数据焊盘输入的数据data复制到与其他数据焊盘连接的数据路径上的数据复制模式。在数据复制模式中，可以仅通过一个数据焊盘来接收数据data，以使用数据复制操作对连接到多个数据焊盘的数据路径执行写操作。结果，可以减少半导体器件3的功耗。

图2是示出半导体器件3的配置的框图。如图2所示，半导体器件3可以包括内部设置信号生成电路311、写控制命令生成电路313、写命令生成电路315、标志生成电路320、管道控制电路330、标志管道340、图案模式控制电路360和数据复制控制电路380。

内部设置信号生成电路311可以基于设置信号ca、芯片选择信号cs和时钟信号clk来生成内部设置信号ica。在将具有预定电平的芯片选择信号cs输入到内部设置信号生成电路311的情况下，内部设置信号生成电路311可以同步于时钟信号clk缓冲设置信号ca，以生成内部设置信号ica。

写控制命令生成电路313可以基于内部设置信号ica、芯片选择信号cs和时钟信号clk来生成写控制命令cas。在具有预定电平的芯片选择信号cs和具有预定逻辑电平组合的内部设置信号ica被输入到写控制命令生成电路313的情况下，写控制命令生成电路313可以与时钟信号clk同步以生成写控制命令cas。包括在用于生成写控制命令cas的内部设置信号ica中的比特位的逻辑电平组合可以根据实施例而被设置为不同。

写命令生成电路315可以基于内部设置信号ica、芯片选择信号cs和时钟信号clk来生成写命令ewt。在具有预定电平的芯片选择信号cs和具有预定逻辑电平组合的内部设置信号ica被输入到写命令生成电路315的情况下，写命令生成电路315可以与时钟信号clk同步以生成用于执行写操作的写命令ewt。，包括在用于生成写命令ewt的内部设置信号ica中的比特位的逻辑电平组合可以根据实施例而被设置为不同。

标志生成电路320可以基于写控制命令cas、写命令ewt、内部设置信号ica、突发(burst)模式信号b32m和存储体时钟模式信号bckm来生成图案模式标志wrxf、第一图案控制标志pcnta、第二图案控制标志pcntb、数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>。突发模式信号b32m可以具有根据突发长度确定的逻辑电平，该突发长度被限定为对于每个写命令连续输出的数据的比特位的数量。例如，当突发长度被设置为“16”时，突发模式信号b32m可以被设置为具有逻辑“低”电平，而当突发长度被设置为“32”时，突发模式信号b32m可以被设置为具有逻辑“高”电平。存储体时钟模式信号bckm可以具有根据存储体模式和时钟模式而确定的逻辑电平。例如，当在存储体组模式下激活第一时钟模式时，存储体时钟模式信号bckm可以设置为具有逻辑“低”电平，而当在8存储体模式下激活第二时钟模式时，或者当在16存储体模式下激活第二时钟模式时，存储体时钟模式信号bckm可以被设置为具有逻辑“高”电平。

存储体模式可以包括存储体组模式、8存储体模式和16存储体模式。在存储体组模式中，可以通过写命令来执行针对一个存储体组中所包括的一个存储体的列操作。存储体组可以包括多个存储体，每个存储体由通过存储体地址选择的存储单元阵列组成。在8存储体模式中，可以通过写命令顺序地执行针对分别包括在两个不同的存储体组中的两个存储体的列操作。例如，在8存储体模式中，在执行针对包括在第一存储体组中的存储体的列操作之后，可以执行针对包括在第二存储体组中的存储体的列操作。在16存储体模式中，可以通过写命令顺序地执行针对分别包括在四个不同存储体组中的四个存储体的列操作。例如，在16存储体模式中，可以顺序地执行针对第一存储体组中所包括的存储体、第二存储体组中所包括的存储体、第三存储体组中所包括的存储体以及第四存储体组中所包括的存储体的列操作。时钟模式可以包括第一时钟模式和第二时钟模式，在第一时钟模式中，用于数据的输入和输出的数据输入/输出(i/o)时钟信号(未示出)的频率被设置为时钟信号clk的频率的四倍，在第二时钟模式中，数据i/o时钟信号的频率被设置为时钟信号clk的频率的两倍。

标志生成电路320可以生成图案模式标志wrxf、第一图案控制标志pcnta、第二图案控制标志pcntb、数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>，上述各标志的脉冲宽度根据突发长度、存储体模式和时钟模式来调整。可以生成图案模式标志wrxf以激活用于执行对数据图案的写操作的图案模式。可以生成第一图案控制标志pcnta以设置通过第一数据路径写入的数据图案。可以生成第二图案控制标志pcntb以设置通过第二数据路径写入的数据图案。第一数据路径和第二数据路径可以电连接到特定的数据焊盘。可以生成数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>，以在数据复制模式下将通过特定数据焊盘输入的数据复制到与其他数据焊盘连接的第三数据路径上。第三数据路径可以电连接到数据焊盘。例如，当通过数据焊盘输入每个数据包括“n”比特位的第一至第四数据时，可以生成数据复制标志dcf<1:2>的第一比特位信号dcf<1>，以将通过数据焊盘输入的第一数据复制到第三数据路径上，可以生成数据复制标志dcf<1:2>的第二比特位信号dcf<2>，以将通过数据焊盘输入的第二数据复制到第三数据路径上，可以生成扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>，以将通过数据焊盘输入的第三数据复制到第三数据路径上，以及可以生成扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>，以将通过数据焊盘输入的第四数据复制到第三数据路径上。每个数据中包括的比特位的数量“n”可以被设置为自然数。在本实施例中，当在突发长度被设置为“32”的情况下通过数据焊盘输入32比特位数据时，数量“n”可以被设置为“8”。尽管结合在突发长度被设置为“32”的情况下数量“n”被设置为“8”的情况描述了本实施例，但是突发长度和数量“n”不限于本实施例。

管道控制电路330可以基于写命令ewt、等待时间(latency)设置信号swl、突发设置信号sbl、突发模式信号b32m和气泡(bubble)模式信号cbm来生成管道输入控制信号fpin、管道输出控制信号fpout和延迟的管道输出控制信号fpoutd。等待时间设置信号swl可以包括其信号具有与写等待时间相对应的逻辑电平组合的比特位。突发设置信号sbl可以包括其信号具有与突发长度相对应的逻辑电平组合的比特位。可以根据在通过写命令执行针对存储体的列操作时是否包括气泡时段来确定气泡模式信号cbm的逻辑电平。当在将存储体模式设置为存储体组模式且将突发长度设置为“32”的情况下执行写操作时，可以提供气泡时段以在针对其他存储体的列操作之间的时段期间执行存储体的列操作。

当写命令ewt被生成时，管道控制电路330可以生成管道输入控制信号fpin。当从生成写命令ewt的时间点起经过了由写等待时间和突发长度设置的时段时，管道控制电路330可以生成管道输出控制信号fpout。当在突发长度被设置为“32”的情况下从生成写命令ewt的时间点起经过了根据写等待时间、突发长度和气泡时段的存在/不存在确定的时段时，管道控制电路330可以生成延迟的管道输出控制信号fpoutd。

标志管道340可以基于管道输入控制信号fpin来锁存图案模式标志wrxf、第一图案控制标志pcnta、第二图案控制标志pcntb、数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>。标志管道340可以基于管道输出控制信号fpout和延迟的管道输出控制信号fpoutd来输出延迟的图案模式标志wrxfd、第一延迟的图案控制标志pcntad、第二延迟的图案控制标志pcntbd以及合成数据复制标志sdcf<1:2>。

标志管道340可以基于管道输入控制信号fpin来锁存图案模式标志wrxf。当突发长度为“16”时，标志管道340可以基于管道输出控制信号fpout来将图案模式标志wrxf的锁存的标志作为延迟的图案模式标志wrxfd输出。当突发长度为“32”时，标志管道340可以基于延迟的管道输出控制信号fpoutd来将图案模式标志wrxf的锁存的标志作为延迟的图案模式标志wrxfd输出。

标志管道340可以基于管道输入控制信号fpin来锁存第一图案控制标志pcnta。当突发长度为“16”时，标志管道340可以基于管道输出控制信号fpout来将第一图案控制标志pcnta的锁存的标志作为第一延迟的图案控制标志pcntad输出。当突发长度为“32”时，标志管道340可以基于延迟的管道输出控制信号fpoutd来将第一图案控制标志pcnta的锁存的标志作为第一延迟的图案控制标志pcntad输出。

标志管道340可以基于管道输入控制信号fpin来锁存第二图案控制标志pcntb。当突发长度为“16”时，标志管道340可以基于管道输出控制信号fpout来将第二图案控制标志pcntb的锁存的标志作为第二延迟的图案控制标志pcntbd输出。当突发长度为“32”时，标志管道340可以基于延迟的管道输出控制信号fpoutd来将第二图案控制标志pcntb的锁存的标志作为第二延迟的图案控制标志pcntbd输出。

在突发长度被设置为“16”的情况下，标志管道340可以基于管道输入控制信号fpin来锁存数据复制标志dcf<1:2>，并且可以基于管道输出控制信号fpout来将数据复制标志dcf<1:2>的锁存的标志作为合成数据复制标志sdcf<1:2>输出。在突发长度被设置为“32”的情况下，标志管道340可以基于管道输入控制信号fpin来锁存扩展数据复制标志edcf<1:2>，并且可以基于延迟的管道输出控制信号fpoutd来将扩展数据复制标志edcf<1:2>的锁存的标志作为合成数据复制标志sdcf<1:2>输出。

图案模式控制电路360可以基于延迟的图案模式标志wrxfd、第一延迟的图案控制标志pcntad和第二延迟的图案控制标志pcntbd来提供执行数据图案的写操作的图案模式。图案模式控制电路360可以基于延迟的图案模式标志wrxfd来激活用于数据图案的写操作的图案模式。图案模式控制电路360可以基于第一延迟的图案控制标志pcntad来设置在图案模式下通过第一数据路径写入的数据图案。图案模式控制电路360可以基于第二延迟的图案控制标志pcntbd来设置在图案模式下通过第二数据路径写入的数据图案。

数据复制控制电路380可以提供数据复制模式，该数据复制模式基于合成数据复制标志sdcf<1:2>来将通过数据焊盘输入的数据复制到与其他数据焊盘连接的数据路径上。

图3是示出根据内部设置信号而生成用于控制图案模式和数据复制模式的各种标志的操作的表格。如图3所示，当芯片选择信号cs具有逻辑“高(h)”电平、内部设置信号ica的第一比特位信号和第二比特位信号ica<1:2>被设置为同步于时钟信号clk的上升沿而具有逻辑“低(l)”电平以及内部设置信号ica的第三比特位信号和第四比特位信号ica<3:4>被设置为同步于时钟信号clk的上升沿而具有逻辑“高(h)”电平时，可以生成写控制命令cas。在写控制命令cas被生成的情况下，数据复制标志dcf<1:2>的第一比特位信号dcf<1>可以同步于时钟信号clk的下降沿而由内部设置信号ica的第一比特位信号ica<1>生成。在写控制命令cas被生成的情况下，数据复制标志dcf<1:2>的第二比特位信号dcf<2>可以同步于时钟信号clk的下降沿而由内部设置信号ica的第二比特位信号ica<2>生成。在写控制命令cas被生成的情况下，扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>可以同步于时钟信号clk的下降沿而由内部设置信号ica的第三比特位信号ica<3>生成。在写控制命令cas被生成的情况下，扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>可以同步于时钟信号clk的下降沿而由内部设置信号ica的第四比特位信号ica<4>生成。在写控制命令cas被生成的情况下，图案模式标志wrxf可以同步于时钟信号clk的下降沿而由内部设置信号ica的第五比特位信号ica<5>生成。在写控制命令cas被生成的情况下，第一图案控制标志pcnta可以同步于时钟信号clk的下降沿而由内部设置信号ica的第六比特位信号ica<6>生成。在写控制命令cas被生成的情况下，第二图案控制标志pcntb可以同步于时钟信号clk的下降沿而由内部设置信号ica的第七比特位信号ica<7>生成。

图4是示出包括在半导体器件3中的标志生成电路320的配置的框图。如图4所示，标志生成电路320可以包括图案模式标志生成电路41、第一图案控制标志生成电路43、第二图案控制标志生成电路45和数据复制标志生成电路47。

图案模式标志生成电路41可以基于写控制命令cas、时钟信号clk、写命令ewt、内部设置信号ica的第五比特位信号ica<5>、突发模式信号b32m和存储体时钟模式信号bckm来生成图案模式标志wrxf。

当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，图案模式标志生成电路41可以生成具有第一脉冲宽度的图案模式标志wrxf。第一脉冲宽度可以被设置为对应于时钟信号clk的两个周期。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，图案模式标志生成电路41可以生成具有第二脉冲宽度的图案模式标志wrxf。第二脉冲宽度可以被设置为对应于时钟信号clk的四个周期。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，图案模式标志生成电路41可以生成具有第三脉冲宽度的图案模式标志wrxf。第三脉冲宽度可以被设置为对应于时钟信号clk的六个周期。

第一图案控制标志生成电路43可以基于写控制命令cas、时钟信号clk、写命令ewt、内部设置信号ica的第六比特位信号ica<6>、突发模式信号b32m和存储体时钟模式信号bckm来生成第一图案控制标志pcnta。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第一图案控制标志生成电路43可以生成具有第一脉冲宽度的第一图案控制标志pcnta。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，第一图案控制标志生成电路43可以生成具有第二脉冲宽度的第一图案控制标志pcnta。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，第一图案控制标志生成电路43可以生成具有第三脉冲宽度的第一图案控制标志pcnta。

第二图案控制标志生成电路45可以基于写控制命令cas、时钟信号clk、写命令ewt、内部设置信号ica的第七比特位信号ica<7>、突发模式信号b32m和存储体时钟模式信号bckm来生成第二图案控制标志pcntb。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第二图案控制标志生成电路45可以生成具有第一脉冲宽度的第二图案控制标志pcntb。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，第二图案控制标志生成电路45可以生成具有第二脉冲宽度的第二图案控制标志pcntb。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，第二图案控制标志生成电路45可以生成具有第三脉冲宽度的第二图案控制标志pcntb。

数据复制标志生成电路47可以基于写控制命令cas、时钟信号clk、写命令ewt、内部设置信号ica的第一比特位信号至第四比特位信号ica<1:4>、突发模式信号b32m和存储体时钟模式信号bckm来生成数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第一比特位信号ica<1>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”时生成写命令ewt以执行写操作时，数据复制标志生成电路47可以生成具有第一脉冲宽度的数据复制标志dcf<1:2>的第一比特位信号dcf<1>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第一比特位信号ica<1>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，数据复制标志生成电路47可以生成具有第一脉冲宽度的数据复制标志dcf<1:2>的第二比特位信号dcf<2>。

当写控制命令cas被生成、具有预定电平的内部设置信号ica的第三比特位信号ica<3>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，数据复制标志生成电路47可以生成具有第二脉冲宽度的扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第三比特位信号ica<3>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，数据复制标志生成电路47可以生成具有第三脉冲宽度的扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>。

当写控制命令cas被生成、具有预定电平的内部设置信号ica的第四比特位信号ica<4>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，数据复制标志生成电路47可以生成具有第二脉冲宽度的扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第四比特位信号ica<4>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，数据复制标志生成电路47可以生成具有第三脉冲宽度的扩展数据复制标志edcf<1:2>的第二位信号edcf<2>。

图5是示出图案模式标志生成电路41的配置的框图。如图5所示，图案模式标志生成电路41可以包括第一预图案模式标志生成电路411、第二预图案模式标志生成电路413和图案模式标志合成电路415。

第一预图案模式标志生成电路411可以基于写控制命令cas、时钟信号clk、写命令ewt和内部设置信号ica的第五比特位信号ica<5>来生成第一预图案模式标志wrxf_p1。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第一预图案模式标志生成电路411可以在时钟信号clk的两个周期内生成第一预图案模式标志wrxf_p1。生成第一预图案模式标志wrxf_p1的时间段可以根据实施例而被设置为不同。

第二预图案模式标志生成电路413可以基于突发模式信号b32m和存储体时钟模式信号bckm来生成第二预图案模式标志wrxf_p2。在生成第一预图案模式标志wrxf_p1之后，第二预图案模式标志生成电路413可以在时钟信号clk的两个周期内生成第二预图案模式标志wrxf_p2，其中所述第一预图案模式标志wrxf_p1是在写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时被生成的。在生成第一预图案模式标志wrxf_p1之后，第二预图案模式标志生成电路413可以在时钟信号clk的四个周期内生成第二预图案模式标志wrxf_p2，其中所述第一预图案模式标志wrxf_p1是在写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时被生成的。生成第二预图案模式标志wrxf_p2的时间段可以根据实施例而被设置为不同。

图案模式标志合成电路415可以将第一预图案模式标志wrxf_p1和第二预图案模式标志wrxf_p2合成以生成图案模式标志wrxf。当第一预图案模式标志wrxf_p1或第二预图案模式标志wrxf_p2被生成时，图案模式标志合成电路415可以生成图案模式标志wrxf。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，图案模式标志合成电路415可以基于第一预图案模式标志wrxf_p1而在时钟信号clk的两个周期内生成图案模式标志wrxf。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，图案模式标志合成电路415可以基于第一预图案模式标志wrxf_p1和第二预图案模式标志wrxf_p2而在时钟信号clk的四个周期内生成图案模式标志wrxf。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第五比特位信号ica<5>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，图案模式标志合成电路415可以基于第一预图案模式标志wrxf_p1和第二预图案模式标志wrxf_p2而在时钟信号clk的六个周期内生成图案模式标志wrxf。

图6是示出第一图案控制标志生成电路43的配置的框图。如图6所示，第一图案控制标志生成电路43可包括第一预图案控制标志生成电路431、第二预图案控制标志生成电路433和第一图案控制标志输出电路435。

第一预图案控制标志生成电路431可以基于写控制命令cas、时钟信号clk、写命令ewt和内部设置信号ica的第六比特位信号ica<6>来生成第一预图案控制标志pcnta_p1。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第一预图案控制标志生成电路431可以在时钟信号clk的两个周期内生成第一预图案控制标志pcnta_p1。生成第一预图案控制标志pcnta_p1的时间段可以根据实施例而被设置为不同。

第二预图案控制标志生成电路433可以基于突发模式信号b32m和存储体时钟模式信号bckm而生成第二预图案控制标志pcnta_p2。在生成第一预图案控制标志pcnta_p1之后，第二预图案控制标志生成电路433可以在时钟信号clk的两个周期内生成第二预图案控制标志pcnta_p2，其中所述第一预图案控制标志pcnta_p1是在写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时被生成的。在生成第一预图案控制标志pcnta_p1之后，第二预图案控制标志生成电路433可以在时钟信号clk的四个周期内生成第二预图案控制标志pcnta_p2，其中所述第一预图案控制标志pcnta_p1是在写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时被生成的。生成第二预图案控制标志pcnta_p2的时间段可以根据实施例而被设置为不同。

第一图案控制标志输出电路435可以将第一预图案控制标志pcnta_p1和第二预图案控制标志pcnta_p2合成以生成第一图案控制标志pcnta。当生成第一预图案控制标志pcnta_p1或第二预图案控制标志pcnta_p2时，第一图案控制标志输出电路435可以生成第一图案控制标志pcnta。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第一图案控制标志输出电路435可以基于第一预图案控制标志pcnta_p1而在时钟信号clk的两个周期内生成第一图案控制标志pcnta。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，第一图案控制标志输出电路435可以基于第一预图案控制标志pcnta_p1和第二预图案控制标志pcnta_p2而在时钟信号clk的四个周期内生成第一图案控制标志pcnta。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第六比特位信号ica<6>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，第一图案控制标志输出电路435可以基于第一预图案控制标志pcnta_p1和第二预图案控制标志pcnta_p2而在时钟信号clk的六个周期内生成第一图案控制标志pcnta。

图7是示出第二图案控制标志生成电路45的配置的框图。如图7所示，第二图案控制标志生成电路45可以包括第三预图案控制标志生成电路451、第四预图案控制标志生成电路453和第二图案控制标志输出电路455。

第三预图案控制标志生成电路451可以基于写控制命令cas、时钟信号clk、写命令ewt和内部设置信号ica的第七比特位信号ica<7>来生成第三预图案控制标志pcntb_p1。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及t在突发长度被设置为“16”的情况下生成写命令ew以执行写操作时，第三预图案控制标志生成电路451可以在时钟信号clk的两个周期内生成第三预图案控制标志pcntb_p1。生成图案控制标志pcntb_p1的时间段可以根据实施例而被设置为不同。

第四预图案控制标志生成电路453可以基于突发模式信号b32m和存储体时钟模式信号bckm来生成第四预图案控制标志pcntb_p2。在生成第三预图案控制标志pcntb_p1之后，第四预图案控制标志生成电路453可以在时钟信号clk的两个周期内生成第四预图案控制标志pcntb_p2，其中所述第三预图案控制标志pcntb_p1是在写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时被生成的。在生成第三预图案控制标志pcntb_p1之后，第四预图案控制标志生成电路453可以在时钟信号clk的四个周期内生成第四预图案控制标志pcntb_p2，其中所述第三预图案控制标志pcntb_p1是在写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时被生成的。生成第四预图案控制标志pcntb_p2的时间段可以根据实施例而被设置为不同。

第二图案控制标志输出电路455可以将第三预图案控制标志pcntb_p1和第四预图案控制标志pcntb_p2合成以生成第二图案控制标志pcntb。当第三预图案控制标志pcntb_p1或第四预图案控制标志pcntb_p2被生成时，第二图案控制标志输出电路455可以生成第二图案控制标志pcntb。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第二图案控制标志输出电路455可以基于第三预图案控制标志pcntb_p1而在时钟信号clk的两个周期内生成第二图案控制标志pcntb。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，第二图案控制标志输出电路455可以基于第三预图案控制标志pcntb_p1和第四预图案控制标志pcntb_p2而在时钟信号clk的四个周期内生成第二图案控制标志pcntb。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第七比特位信号ica<7>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，第二图案控制标志输出电路455可以基于第三预图案控制标志pcntb_p1和第四预图案控制标志pcntb_p2而在时钟信号clk的六个周期内生成第二图案控制标志pcntb。

图8是示出数据复制标志生成电路47的配置的框图。如图8所示，数据复制标志生成电路47可以包括第一数据复制标志生成电路471、第二数据复制标志生成电路473、第一扩展数据复制标志生成电路475和第二扩展数据复制标志生成电路477。

第一数据复制标志生成电路471可以基于写控制命令cas、时钟信号clk、写命令ewt和内部设置信号ica的第一比特位信号ica<1>来生成数据复制标志dcf<1:2>的第一比特位信号dcf<1>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第一比特位信号ica<1>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第一数据复制标志生成电路471可以在时钟信号clk的两个周期内生成数据复制标志dcf<1:2>的第一比特位信号dcf<1>。生成数据复制标志dcf<1:2>的第一比特位信号dcf<1>的时间段可以根据实施例而被设置为不同。

第二数据复制标志生成电路473可以基于写控制命令cas、时钟信号clk、写命令ewt和内部设置信号ica的第二比特位信号ica<2>来生成数据复制标志dcf<1:2>的第二比特位信号dcf<2>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第二比特位信号ica<2>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“16”的情况下生成写命令ewt以执行写操作时，第二数据复制标志生成电路473可以在时钟信号clk的两个周期内生成数据复制标志dcf<1:2>的第二比特位信号dcf<2>。生成数据复制标志dcf<1:2>的第二比特位信号dcf<2>的时间段可以根据实施例而被设置为不同。

第一扩展数据复制标志生成电路475可以基于写控制命令cas、时钟信号clk、写命令ewt、内部设置信号ica的第三比特位信号ica<3>、突发模式信号b32m和存储体时钟模式信号bckm来生成扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第三比特位信号ica<3>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，第一扩展数据复制标志生成电路475可以在时钟信号clk的四个周期内生成扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第三比特位信号ica<3>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，第一扩展数据复制标志生成电路475可以在时钟信号clk的六个周期内生成扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>。生成扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>的时间段可以根据实施例而被设置为不同。

第二扩展数据复制标志生成电路477可以基于写控制命令cas、时钟信号clk、写命令ewt、内部设置信号ica的第四比特位信号ica<4>、突发模式信号b32m和存储体时钟模式信号bckm来生成扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第四比特位信号ica<4>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第一时钟模式在存储体组模式下被激活的情况下生成写命令ewt以执行写操作时，第二扩展数据复制标志生成电路477可以在时钟信号clk的四个周期内生成扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>。当写控制命令cas被生成、具有预定电平的内部设置信号ica的第四比特位信号ica<4>同步于时钟信号clk的下降沿被输入以及在突发长度被设置为“32”且第二时钟模式在8存储体模式或16存储体模式下被激活的情况下生成写命令ewt以执行写操作时，第二扩展数据复制标志生成电路477可以在时钟信号clk的六个周期内生成扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>。生成扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>的时间段可以根据实施例而被设置为不同。

图9是示出管道控制电路330的配置的框图。如图9所示，管道控制电路330可以包括写标志生成电路51、管道输入控制信号生成电路53、管道输出控制信号生成电路55和延迟的管道输出控制信号生成电路57。

写标志生成电路51可以基于等待时间设置信号swl、突发设置信号sbl、突发模式信号b32m和气泡模式信号cbm来生成写标志wtf和延迟的写标志wtfd。当从生成写命令ewt的时间点起经过由写等待时间和突发长度设置的时段时，写标志生成电路51可以生成写标志wtf。在突发长度被设置为“32”的情况下，写标志生成电路51可以通过将写标志wtf延迟根据气泡时段的存在/不存在而确定的时段来生成延迟的写标志wtfd。

管道输入控制信号生成电路53可以基于写命令ewt来生成管道输入控制信号fpin。每当将写命令ewt输入到管道输入控制信号生成电路53时，管道输入控制信号生成电路53可以生成包括其逻辑电平组合变化的比特位信号的管道输入控制信号fpin。管道输入控制信号生成电路53可以包括对写命令ewt进行计数的计数器(未示出)，并且可以调整包括在管道输入控制信号fpin中的比特位信号的逻辑电平组合。

管道输出控制信号生成电路55可以基于写标志wtf来生成管道输出控制信号fpout。每当将写标志wtf输入到管道输出控制信号生成电路55时，管道输出控制信号生成电路55可以生成包括其逻辑电平组合变化的比特位信号的管道输出控制信号fpout。管道输出控制信号生成电路55可以包括对写标志wtf进行计数的计数器(未示出)，并且可以调整包括在管道输出控制信号fpout中的比特位信号的逻辑电平组合。

延迟的管道输出控制信号生成电路57可以基于延迟的写标志wtfd来生成延迟的管道输出控制信号fpoutd。每当将延迟的写标志wtfd输入到延迟的管道输出控制信号生成电路57时，延迟的管道输出控制信号生成电路57可以生成包括其逻辑电平组合变化的比特位信号的延迟的管道输出控制信号fpoutd。延迟的管道输出控制信号生成电路57可以包括对延迟的写标志wtfd进行计数的计数器(未示出)，并且可以调整包括在延迟的管道输出控制信号fpoutd中的比特位信号的逻辑电平组合。

图10是示出标志管道340的配置的框图。如图10所示，标志管道340可以包括图案模式管道61、第一图案控制管道63、第二图案控制管道65和数据复制管道67。

图案模式管道61可以基于图案模式标志wrxf、管道输入控制信号fpin、管道输出控制信号fpout和延迟的管道输出控制信号fpoutd来生成延迟的图案模式标志wrxfd。图案模式管道61可以基于管道输入控制信号fpin来锁存图案模式标志wrxf。当突发长度为“16”时，图案模式管道61可以基于管道输出控制信号fpout来将图案模式标志wrxf的锁存的标志作为延迟的图案模式标志wrxfd输出。当突发长度为“32”时，图案模式管道61可以基于延迟的管道输出控制信号fpoutd来将图案模式标志wrxf的锁存的标志作为延迟的图案模式标志wrxfd输出。

第一图案控制管道63可以基于第一图案控制标志pcnta、管道输入控制信号fpin、管道输出控制信号fpout和延迟的管道输出控制信号fpoutd来生成第一延迟的图案控制标志pcntad。第一图案控制管道63可以基于管道输入控制信号fpin来锁存第一图案控制标志pcnta。当突发长度为“16”时，第一图案控制管道63可以基于管道输出控制信号fpout来将第一图案控制标志pcnta的锁存的标志作为第一延迟的图案控制标志pcntad输出。当突发长度为“32”时，第一图案控制管道63可以基于延迟的管道输出控制信号fpoutd来将第一图案控制标志pcnta的锁存的标志作为第一延迟的图案控制标志pcntad输出。

第二图案控制管道65可以基于第二图案控制标志pcntb、管道输入控制信号fpin、管道输出控制信号fpout和延迟的管道输出控制信号fpoutd来生成第二延迟的图案控制标志pcntbd。第二图案控制管道65可以基于管道输入控制信号fpin来锁存第二图案控制标志pcntb。当突发长度为“16”时，第二图案控制管道65可以基于管道输出控制信号fpout来将第二图案控制标志pcntb的锁存的标志作为第二延迟的图案控制标志pcntbd输出。当突发长度为“32”时，第二图案控制管道65可以基于延迟的管道输出控制信号fpoutd来将第二图案控制标志pcntb的锁存的标志作为第二延迟的图案控制标志pcntbd输出。

数据复制管道67可以基于数据复制标志dcf<1:2>、扩展数据复制标志edcf<1:2>、管道输入控制信号fpin、管道输出控制信号fpout和延迟的管道输出控制信号fpoutd来生成合成数据复制标志sdcf<1:2>。在突发长度被设置为“16”的情况下，数据复制管道67可以基于管道输入控制信号fpin来锁存数据复制标志dcf<1:2>，并且可以基于管道输出控制信号fpout来将数据复制标志dcf<1:2>的锁存的标志作为合成数据复制标志sdcf<1:2>输出。在突发长度被设置为“32”的情况下，数据复制管道67可以基于管道输入控制信号fpin来锁存扩展数据复制标志edcf<1:2>，并且可以基于延迟的管道输出控制信号fpoutd来将扩展数据复制标志edcf<1:2>的锁存的标志作为合成数据复制标志sdcf<1:2>输出。

图11是示出数据复制管道67的配置的框图。如图11所示，数据复制管道67可以包括第一复制管道671、第一扩展复制管道673、第二复制管道675、第二扩展复制管道677、第一选择/输出电路678和第二选择/输出电路679。

第一复制管道671可以基于数据复制标志dcf<1:2>的第一比特位信号dcf<1>、管道输入控制信号fpin和管道输出控制信号fpout来生成延迟的数据复制标志dcfd<1:2>的第一比特位信号dcfd<1>。第一复制管道671可以基于管道输入控制信号fpin来锁存数据复制标志dcf<1:2>的第一比特位信号dcf<1>。第一复制管道671可以基于管道输出控制信号fpout来将数据复制标志dcf<1:2>的第一比特位信号dcf<1>的锁存的信号作为延迟的数据复制标志dcfd<1:2>的第一比特位信号dcfd<1>输出。

第一扩展复制管道673可以基于扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>、管道输入控制信号fpin和延迟的管道输出控制信号fpoutd来生成延迟的扩展数据复制标志edcfd<1:2>的第一比特位信号edcfd<1>。第一扩展复制管道673可以基于管道输入控制信号fpin来锁存扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>。第一扩展复制管道673可以基于延迟的管道输出控制信号fpoutd来将扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>的锁存的信号作为延迟的扩展数据复制标志edcfd<1:2>的第一比特位信号edcfd<1>输出。

第二复制管道675可以基于数据复制标志dcf<1:2>的第二比特位信号dcf<2>、管道输入控制信号fpin和管道输出控制信号fpout来生成延迟的数据复制标志dcfd<1:2>的第二比特位信号dcfd<2>。第二复制管道675可以基于管道输入控制信号fpin来锁存数据复制标志dcf<1:2>的第二比特位信号dcf<2>。第二复制管道675可以基于管道输出控制信号fpout来将数据复制标志dcf<1:2>的第二比特位信号dcf<2>的锁存的信号作为延迟的数据复制标志dcfd<1:2>的第二比特位信号dcfd<2>输出。

第二扩展复制管道677可以基于扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>、管道输入控制信号fpin和延迟的管道输出控制信号fpoutd来生成延迟的扩展数据复制标志edcfd<1:2>的第二比特位信号edcfd<2>。第二扩展复制管道677可以基于管道输入控制信号fpin来锁存扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>。第二扩展复制管道677可以基于延迟的管道输出控制信号fpoutd来将扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>的锁存的信号作为延迟的扩展数据复制标志edcfd<1:2>的第二比特位信号edcfd<2>输出。

第一选择/输出电路678可以基于突发模式信号b32m、延迟的数据复制标志dcfd<1:2>的第一比特位信号dcfd<1>以及延迟的扩展数据复制标志edcfd<1:2>的第一比特位信号edcfd<1>来生成合成数据复制标志sdcf<1:2>的第一比特位信号sdcf<1>。在突发长度被设置为“16”的情况下，第一选择/输出电路678可以选择并输出延迟的数据复制标志dcfd<1:2>的第一比特位信号dcfd<1>作为合成数据复制标志sdcf<1:2>的第一比特位信号sdcf<1>。在突发长度被设置为“32”的情况下，第一选择/输出电路678可以选择并输出延迟的扩展数据复制标志edcfd<1:2>的第一比特位信号edcfd<1>作为合成数据复制标志sdcf<1:2>的第一比特位信号sdcf<1>。

第二选择/输出电路679可以基于突发模式信号b32m、延迟的数据复制标志dcfd<1:2>的第二比特位信号dcfd<2>以及延迟的扩展数据复制标志edcfd<1:2>的第二比特位信号edcfd<2>来生成合成数据复制标志sdcf<1:2>的第二比特位信号sdcf<2>。在突发长度被设置为“16”的情况下，第二选择/输出电路679可以选择并输出延迟的数据复制标志dcfd<1:2>的第二比特位信号dcfd<2>作为合成数据复制标志sdcf<1:2>的第二比特位信号sdcf<2>。在突发长度被设置为“32”的情况下，第二选择/输出电路679可以选择并输出延迟的扩展数据复制标志edcfd<1:2>的第二比特位信号edcfd<2>作为合成数据复制标志sdcf<1:2>的第二比特位信号sdcf<2>。

图12示出了图案模式控制电路360的配置。如图12所示，图案模式控制电路360可以包括第一数据焊盘71(1:8)、第二数据焊盘71(9:16)、第一写管道73(1:8)、第二写管道73(9:16)、第一驱动控制信号生成电路75(1:8)、第二驱动控制信号生成电路75(9:16)、第一驱动电路77(1:8)、第二驱动电路77(9:16)、第一写预驱动器79(1:8)和第二写预驱动器79(9:16)。电连接到第一数据焊盘71(1:8)的第一写预驱动器79(1:8)和第一写管道73(1:8)可以构成第一数据路径。电连接到第二数据焊盘71(9:16)的第二写预驱动器79(9:16)和第二写管道73(9:16)可以构成第二数据路径。尽管图12用单个框示出了第一和第二数据焊盘71(1:16)、第一和第二写管道73(1:16)、第一和第二驱动控制信号生成电路75(1:16)、第一和第二驱动电路77(1:16)以及第一和第二写预驱动器79(1:16)中的每个，但是第一和第二数据焊盘71(1:16)、第一和第二写管道73(1:16)、第一和第二驱动控制信号生成电路75(1:16)、第一和第二驱动电路77(1:16)以及第一和第二写预驱动器79(1:16)中的每个可以根据实施例而用至少两个框来表示。

第一写管道73(1:8)可以电连接到第一数据焊盘71(1:8)，以通过第一数据焊盘71(1:8)接收数据data。第一写管道73(1:8)可以基于写输入控制信号wpin接收并锁存数据data，并且可以基于写输出控制信号wpout来将锁存的数据作为第一内部数据id<1:8>输出。第二写管道73(9:16)可以电连接到第二数据焊盘71(9:16)，以通过第二数据焊盘71(9:16)接收数据data。第二写管道73(9:16)可以基于写输入控制信号wpin接收并锁存数据data，并且可以基于写输出控制信号wpout来将锁存的数据作为第二内部数据id<1:8>输出。当在图案模式和数据复制模式非激活的情况下执行写操作时，可以生成写输入控制信号wpin和写输出控制信号wpout。

第一驱动控制信号生成电路75(1:8)可以基于延迟的图案模式标志wrxfd和第一延迟的图案控制标志pcntad来生成第一写上拉信号wpu<1:8>和第一写下拉信号wpn<1:8>。在延迟的图案模式标志wrxfd被生成的情况下，第一驱动控制信号生成电路75(1:8)可以根据第一延迟的图案控制标志pcntad的逻辑电平而生成第一写上拉信号wpu<1:8>和第一写下拉信号wpn<1:8>，以设置第一内部数据id<1:8>的数据图案。

第二驱动控制信号生成电路75(9:16)可以基于延迟的图案模式标志wrxfd和第二延迟的图案控制标志pcntbd来生成第二写上拉信号wpu<9:16>和第二写下拉信号wpn<9:16>。在延迟的图案模式标志wrxfd被生成的情况下，第二驱动控制信号生成电路75(9:16)可以根据第二延迟的图案控制标志pcntbd的逻辑电平而生成第二写上拉信号wpu<9:16>和第二写下拉信号wpn<9:16>，以设置第二内部数据id<9:16>的数据图案。

当根据第一延迟的图案控制标志pcntad的逻辑电平生成第一写上拉信号wpu<1:8>时，第一驱动电路77(1:8)可以将第一内部数据id<1:8>的数据图案的逻辑电平设置为逻辑“高”电平。当根据第一延迟的图案控制标志pcntad的逻辑电平来生成第一写下拉信号wpn<1:8>时，第一驱动电路77(1:8)可以将第一内部数据id<1:8>的数据图案的逻辑电平设置为逻辑“低”电平。

当根据第二延迟的图案控制标志pcntbd的逻辑电平生成第二写上拉信号wpu<9:16>时，第二驱动电路77(9:16)可以将第二内部数据id<9:16>的数据图案的逻辑电平设置为逻辑“高”电平。当根据第二延迟的图案控制标志pcntbd的逻辑电平生成第二写下拉信号wpn<9:16>时，第二驱动电路77(9:16)可以将第二内部数据id<9:16>的数据图案的逻辑电平设置为逻辑“低”电平。

第一写预驱动器79(1:8)可以接收第一内部数据id<1:8>以驱动全局i/o信号gio<1:8>。全局i/o信号gio<1:8>可以被驱动以具有与第一内部数据id<1:8>相同的逻辑电平。

第二写预驱动器79(9:16)可以接收第二内部数据id<9:16>以驱动全局i/o信号gio<9:16>。全局i/o信号gio<9:16>可以被驱动以具有与第二内部数据id<9:16>相同的逻辑电平。

图13示出了数据复制控制电路380的配置。如图13所示，数据复制控制电路380可以包括传输控制信号生成电路81、第一数据复制电路83和第二数据复制电路85。

传输控制信号生成电路81可以包括或门or81，并且可以对合成数据复制标志sdcf<1:2>的第一比特位信号sdcf<1>和合成数据复制标志sdcf<1:2>的第二比特位信号sdcf<2>执行逻辑或运算，以生成传输控制信号paon。当合成数据复制标志sdcf<1:2>的第一比特位信号sdcf<1>或者合成数据复制标志sdcf<1:2>的第二比特位信号sdcf<2>被生成为具有逻辑“高”电平时，传输控制信号生成电路81可以生成具有逻辑“高”电平的传输控制信号paon。

第一数据复制电路83可以包括第一数据反相电路831、第一写驱动器833、第二数据反相电路835、第二写驱动器837和第一数据传输电路839。第一数据反相电路831可以接收全局i/o信号gio<1>以判断第一数据反相电路831是否对全局i/o信号gio<1>进行反相以输出全局i/o信号gio<1>的反相信号。第一写驱动器833可以基于第一数据反相电路831的输出信号来驱动存储体i/o信号bgio<1>。第二数据反相电路835可以接收全局i/o信号gio<2:8>以判断第二数据反相电路835是否对全局i/o信号gio<2:8>进行反相以输出全局i/o信号gio<2:8>的反相信号。第二写驱动器837可以基于第二数据反相电路835的输出信号来驱动存储体i/o信号bgio<2:8>。第一数据传输电路839可以包括反相器iv81和传输门t81。第一数据传输电路839可以使用传输门t81将全局i/o信号gio<1>输出到节点nd83，该传输门在传输控制信号paon被生成为具有逻辑“高”电平时被导通。当传输控制信号paon具有逻辑“高”电平时，第二数据反相电路835可以停止操作，并且第二写驱动器837可以基于节点nd83的信号来驱动存储体i/o信号bgio<2:8>。当传输控制信号paon具有逻辑“高”电平时，第一数据复制电路83可以基于全局i/o信号gio<1>来驱动存储体i/o信号bgio<1>，并且可以复制全局i/o信号gio<1>以驱动存储体i/o信号bgio<2:8>。

第二数据复制电路85可以包括第三数据反相电路851、第三写驱动器853、第四数据反相电路855、第四写驱动器857和第二数据传输电路859。第三数据反相电路851可以接收全局i/o信号gio<9>以判断第三数据反相电路851是否对全局i/o信号gio<9>进行反相以输出全局i/o信号gio<9>的反相信号。第三写驱动器853可以基于第三数据反相电路851的输出信号来驱动存储体i/o信号bgio<9>。第四数据反相电路855可以接收全局i/o信号gio<10:16>以判断第四数据反相电路855是否对全局i/o信号gio<10:16>反相以输出全局i/o信号gio<10:16>的反相信号。第四写驱动器857可以基于第四数据反相电路855的输出信号来驱动存储体i/o信号bgio<10:16>。第二数据传输电路859可以包括反相器iv83和传输门t83。第二数据传输电路859可以使用传输门t83将全局i/o信号gio<9>输出到节点nd85，该传输门在传输控制信号paon生成为具有逻辑“高”电平时被导通。当传输控制信号paon具有逻辑“高”电平时，第四数据反相电路855可以停止操作，并且第四写驱动器857可以基于节点nd85的信号来驱动存储体i/o信号bgio<10:16>。当传输控制信号paon具有逻辑“高”电平时，第二数据复制电路85可以基于全局i/o信号gio<9>来驱动存储体i/o信号bgio<9>，并且可以复制全局i/o信号gio<9>以驱动存储体i/o信号bgio<10:16>。

图14是示出半导体器件3的数据复制操作的时序图。在假设数据复制标志dcf<1:2>的第一比特位信号dcf<1>被设置为具有逻辑“低”电平，数据复制标志dcf<1:2>的第二比特位信号dcf<2>被设置为具有逻辑“高”电平，扩展数据复制标志edcf<1:2>的第一比特位信号edcf<1>被设置为具有逻辑“低”电平，扩展数据复制标志edcf<1:2>的第二比特位信号edcf<2>被设置为具有逻辑“高”电平的情况下，在下文中将参考图14描述半导体器件3的数据复制操作。

当突发长度被设置为“32”使得通过第一全局i/o信号gio<1>输入具有32比特位的第一数据d1<1:32>时，可以在第一时段td11期间输入第一数据d1<1:32>的第一至第八比特位信号d1<1:8>，可以在第二时段td13期间输入第一数据d1<1:32>的第九到第十六比特位信号d1<9:16>，可以在第三时段td15期间输入第一数据d1<1:32>的第十七至第二十四比特位信号d1<17:24>，并且可以在第四时段td17期间输入第一数据d1<1:32>的第二十五至第三十二比特位信号d1<25:32>。在第一时段td11期间，针对第一数据d1<1:32>的第一至第八比特位信号d1<1:8>的数据复制操作不由数据复制标志dcf<1:2>的被设置为具有逻辑“低”电平的第一比特位信号dcf<1>执行。在第二时段td13期间，第一数据d1<1:32>的第九至第十六比特位信号d1<9:16>可以由数据复制标志dcf<1:2>的被设置为具有逻辑“高”电平的第二比特位信号dcf<2>复制为第二至第八存储体i/o信号bgio<2:8>。在第三时段td15期间，针对第一数据d1<1:32>的第十七至第二十四比特位信号d1<17:24>的数据复制操作不由扩展数据复制标志edcf<1:2>的被设置为具有逻辑“低”电平的第一比特位信号edcf<1>执行。在第四时段td17期间，第一数据d1<1:32>的第二十五至第三十二比特位信号d1<25:32>可以由扩展数据复制标志edcf<1:2>的被设置为具有逻辑“高”电平的第二比特位信号edcf<2>复制为第二至第八存储体i/o信号bgio<2:8>。

当突发长度被设置为“32”使得通过第九全局i/o信号gio<9>输入具有32比特位的第二数据d2<1:32>时，可以在第一时段td11期间输入第二数据d2<1:32>的第一至第八比特位信号d2<1:8>，可以在第二时段td13期间输入第二数据d2<1:32>的第九至第十六比特位信号d2<9:16>，可以在第三时段td15期间输入第二数据d2<1:32>的第十七至第二十比特位信号d2<17:24>，并且可以在第四时段td17期间输入第二数据d2<1:32>的第二十五至第三十二比特位信号d2<25:32>。在第一时段td11期间，针对第二数据d2<1:32>的第一至第八比特位信号d2<1:8>的数据复制操作不由数据复制标志dcf<1:2>的被设置为具有逻辑“低”电平的第一比特位信号dcf<1>执行。在第二时段td13期间，第二数据d2<1:32>的第九至第十六比特位信号d2<9:16>可以由数据复制标志dcf<1:2>的被设置为具有逻辑“高”电平的第二比特位信号dcf<2>复制为第十至第十六存储体i/o信号bgio<10:16>。在第三时段td15期间，针对第二数据d2<1:32>的第十七至第二十四比特位信号d2<17:24>的数据复制操作不由扩展数据复制标志edcf<1:2>的被设置为具有逻辑“低”电平的第一比特位信号edcf<1>执行。在第四时段td17期间，第二数据d2<1:32>的第二十五至第三十二比特位信号d2<25:32>可以由扩展数据复制标志edcf<1:2>的被设置为具有逻辑“高”电平的第二比特位信号edcf<2>复制为第十至第十六存储体i/o信号bgio<10:16>。

图15和图16是示出半导体器件3的操作的时序图。

]如图15所示，当在图案模式下连续地执行写操作从而顺序地输入具有用于激活图案模式的逻辑电平组合pm的内部设置信号ica、具有用于写操作的逻辑电平组合wt的内部设置信号ica、具有用于在图案模式下将数据图案设置在第一数据路径上的逻辑电平组合pm_a的内部设置信号ica、具有用于写操作的逻辑电平组合wt的内部设置信号ica、具有用于在图案模式下将数据图案设置在第二数据路径上的逻辑电平组合pm_b的内部设置信号ica、具有用于写操作的逻辑电平组合wt的内部设置信号ica、具有用于在图案模式下将数据图案设置在第一数据路径和第二数据路径上的逻辑电平组合pm_a,b的内部设置信号ica以及具有用于写操作的逻辑电平组合wt的内部设置信号ica时，可以在时钟信号clk的八个周期内生成图案模式标志wrxf，对于每个第一图案控制标志pcnta，可以在时钟信号clk的两个周期内重复生成第一图案控制标志pcnta两次，并且可以在时钟信号clk的四个周期内生成第二图案控制标志pcntb。当在图案模式下连续执行写操作时，图案模式标志wrxf、第一图案控制标志pcnta和第二图案控制标志pcntb不转变(toggled)。因此，可以减少半导体器件3的功耗。

管道输入控制信号fpin可以与由具有用于写操作的逻辑电平组合wt的内部设置信号ica生成的写命令ewt同步地生成。图案模式标志wrxf、第一图案控制标志pcnta和第二图案控制标志pcntb可以同步于管道输入控制信号fpin而由标志管道(图2的340)锁存。

管道输出控制信号fpout可以与写标志wtf同步地生成，该写标志wtf是在从生成写命令ewt的时间点起经过根据写等待时间和突发长度确定的时段之后生成的。由标志管道(图2的340)锁存的图案模式标志wrxf、第一图案控制标志pcnta和第二图案控制标志pcntb可以同步于管道输出控制信号fpout而作为延迟的图案模式标志wrxfd、第一延迟的图案控制标志pcntad和第二延迟的图案控制标志pcntbd被输出。

如上所述，根据实施例的半导体器件3可以提供对由内部设置信号ica设置的数据图案执行写操作的图案模式。此外，半导体器件3可以使用标志管道(图2的340)来锁存用于控制图案模式的图案模式标志wrxf、第一图案控制标志pcnta和第二图案控制标志和pcntb，并且可以输出图案模式标志wrxf、第一图案控制标志pcnta和第二图案控制标志pcntb的锁存的标志作为延迟的图案模式标志wrxfd、第一延迟的图案控制标志pcntad和第二延迟的图案控制标志pcntbd。因此，半导体器件3可以提供使功耗和布局面积减小或最小化的图案模式。

如图16所示，当在数据复制模式下连续地执行写操作从而顺序地输入具有用于数据复制模式的第一逻辑电平组合cas_1100的内部设置信号ica、具有用于以突发长度为16执行的写操作的逻辑电平组合wt16的内部设置信号ica、具有用于数据复制模式的第二逻辑电平组合cas_1111的内部设置信号ica以及具有用于以突发长度为32执行的写操作的逻辑电平组合wt32的内部设置信号ica时，可以在时钟信号clk的四个周期内生成数据复制标志dcf<1:2>，可以在时钟信号clk的四个周期内生成扩展数据复制标志edcf<1:2>。当在数据复制模式下连续地执行写操作时，数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>不转变。因此，可以减少半导体器件3的功耗。

管道输入控制信号fpin可以与写命令ewt同步地生成，该写命令ewt由具有用于以突发长度为16执行的写操作的逻辑电平组合wt16的内部设置信号ica和具有用于以突发长度为32执行的写操作的逻辑电平组合wt32的内部设置信号ica生成。数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>可以同步于管道输入控制信号fpin而由标志管道(图2中340)锁存。

在从生成写命令ewt的时间点起经过根据写等待时间和突发长度确定的时段之后，可以生成写标志wtf。在从生成写命令ewt的时间点起经过根据写等待时间、突发长度和气泡时段确定的时间段之后，可以生成延迟的写标志wtfd。由标志管道(图2的340)锁存的数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>可以基于写标志wtf和延迟的写标志wtfd而作为合成数据复制标志sdcf<1:2>输出。

如上所述，根据实施例的半导体器件3可以提供用于将通过数据焊盘输入的数据复制到与其他数据焊盘连接的数据路径上的数据复制模式。此外，半导体器件3可以使用标志管道(图2的340)锁存用于控制数据复制模式的数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>，并且可以输出数据复制标志dcf<1:2>和扩展数据复制标志edcf<1:2>的锁存的标志作为合成数据复制标志sdcf<1:2>。因此，半导体器件3可以提供使功耗和布局面积减小或最小化的数据复制模式。

图17是示出根据实施例的包括半导体器件3的电子系统1000的配置的框图。

如图17所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以使用接口协议彼此发送信号。用于主机1100与半导体系统1200之间的通信的接口协议可以包括诸如以下各种接口协议中的任意一种：多媒体卡(mmc)、增强型小型设备接口(esdi)、集成驱动电子设备(ide)、外围组件快速互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)和通用串行总线(usb)。

半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得半导体器件1400(k:1)在图案模式和数据复制模式下执行写操作。每个半导体器件1400(k:1)可以提供用于对基于设置信号设置的数据图案执行写操作的图案模式，从而减少在写操作期间的功耗。半导体器件1400(k:1)中的每个可以提供数据复制模式，用于将通过数据焊盘输入的数据复制到与其他数据焊盘连接的数据路径上，从而减少在写操作期间的功耗。半导体器件1400(k:1)中的每个可以控制使用管道锁存器生成用于控制图案模式和数据复制模式的标志的时间点，从而提供使功耗和布局面积减小或最小化的图案模式和数据复制模式。

控制器1300可以使用图1所示的控制器2来实现。可以使用图1和图2所示的半导体器件3来实现半导体器件1400(k:1)中的每个。在一些实施例中，半导体器件1400(k:1)中的每个可以使用动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)和铁电随机存取存储器(fram)中的任意一种来实现。