用来在存储器模块中增加数据预取数量的装置的制作方法

本发明是涉及存储器装置(apparatus)及对此存储器装置的管理，尤指一种借助于所述存储器装置中的局部存储器架构，用来在此存储器模块中增加预取(prefetch)存取数据量的装置及对此存储器装置的管理。

背景技术：

依据相关技术，在固定存储容量下，减小存储器(memory)诸如动态随机存取存储器(dynamicrandomaccessmemory,dram)的芯片面积是一个重要考虑。但为了达到高带宽存取的目标，会需要增加动态随机存取存储器的预取数量。然而，通常在数据预取数量与芯片面积之间会需要作权衡，而在不大幅增加芯片面积的情况下，动态随机存取存储器芯片的传统细胞阵列(cellarray)架构会对于预取数量造成限制无法进一步增加。因此，需要一种新颖的存储器细胞阵列架构以在保持最小芯片面积的前提下解决上述问题。

技术实现要素：

因此，本发明的目的之一在于提供一种实现在存储器(例如动态随机存取存储器等)模块中来增加数据预取(prefetch)数量的装置，以解决上述问题。

本发明至少一实施例提供一种用来在存储器模块中增加数据预取数量的装置。所述装置包括位于所述存储器模块中的存储器芯片，而所述存储器芯片包括存储细胞(memorycell)阵列、分别耦接至所述存储细胞阵列的多个比特线(bitline；“比特”也可称为“位”)与多个字线(wordline)、分别通过所述多个比特线耦接至所述存储细胞阵列的多个比特线感测放大器(bit-linesenseamplifier,blsa)、以及耦接至所述多个比特线感测放大器的多个主数据线(maindataline)，其中所述存储细胞阵列可包括多个存储细胞。所述存储细胞阵列可用来存储数据，而所述多个比特线以及所述多个字线可用来进行所述存储细胞阵列的存取控制。另外，所述多个比特线感测放大器可分别用来感测并放大来自所述多个存储细胞的多个比特线信号。此外，所述多个主数据线可用来自所述存储器芯片输出所述多个放大后的信号，例如通过所述多个比特线感测放大器的多个列选择线(columnselectlines)的选择，输出至第二半导体芯片，以供进行所述存储器模块的进一步处理的使用。依据某些实施例，所述多个主数据线可用来将比特线感测放大器放大并且接着锁存(latch)或存储在所述多个比特线感测放大器的数据直接输出至所述第二(secondary)半导体芯片。

本发明的装置能确保所述存储器模块能在各种情况下妥善地运作，并且能提供所述存储器模块大数据量的预取存取。另外，依据本发明实施的存储器模块能在保持最小芯片面积并维持合理的内部存取周期时间的情况下增加预取数量，以达到高带宽存取。因此，本发明的动态随机存取存储器芯片架构能在不增加芯片大小成本(diesizepenalty)的情况下增加数据预取量以及达到高带宽数据存取。相比较于相关技术，本发明的装置能有效提升整体存储器模块效能。

附图说明

图1为依据本发明一实施例的用来在一存储器模块中增加数据预取数量的装置。

图2为依据本发明一实施例绘示的图1所示的存储器模块的某些细胞阵列分区以及某些比特线感测放大器分区。

图3为依据本发明一实施例绘示的图1所示的存储器模块的一存储细胞。

图4为依据本发明一实施例绘示的图1所示的存储器模块的一比特线感测放大器。

图5为依据本发明一实施例绘示的图4所示的比特线感测放大器的某些相关信号。

图6为依据本发明一实施例绘示的用来在一存储器模块诸如图1所示的存储器模块中为增加数据预取数量的方法的三维主数据线控制方案，其中二维主数据线控制方案被对比绘示以便于理解。

图7为依据本发明一实施例绘示的图6所示的三维主数据线控制方案的某些实施细节。

图8为依据本发明另一实施例的用来在一存储器模块中增加数据预取数量的装置的示意图。

其中，附图标记说明如下：

100存储器模块

101存储器芯片

102第二半导体芯片

110字线解码器

120存储细胞阵列

130页面缓冲器

150存取相关周边电路

152存取电路

wl(1)、wl(2)～wl(m)字线

bl(1)、bl(2)～bl(n)比特线

mdq(1)、mdq(2)～mdq(n)主资料线

mdqsa主资料线感测放大器

cap电容器

wl字线

bl、blb比特线

mdq、mdqb主资料线

csl列选择线

act、lsln驱动信号

veq电压位准

veq电压位准

sig小信号

mdqsa主资料线感测放大器

700存储器模块

701存储器芯片

702第二半导体芯片

800存储器模块

801存储器芯片

802第二半导体芯片

810字线解码器

811字线解码器前端级

812字线解码器末端级

812d字线驱动器

850存取相关周边电路

具体实施方式

图1为依据本发明一实施例的用来在一存储器(例如动态随机存取存储器等)模块中增加数据预取(prefetch)数量的装置，其中所述装置可包括存储器模块100的至少一部分(例如一部分或全部)。例如，所述装置可包括存储器模块100的局部存储器架构。又例如，所述装置可包括所述局部存储器架构以及相关控制机制。再举一例，所述装置可包括整个存储器模块100。

如图1所示，存储器模块100可包括一存储器芯片101以及一个第二(secondary)半导体芯片102，而存储器芯片101可包括一字线(wordline,wl)解码器110、包括有多个存储细胞诸如(m*n)个存储细胞(例如m及n可分别代表正整数)的存储细胞阵列120、以及分别耦接至存储细胞阵列120的多个比特线(bitline,bl)及多个字线(诸如耦接至所述(m*n)个存储细胞的n个比特线{bl(1),bl(2),…,bl(n)}及m个字线{wl(1),wl(2),…,wl(m)})，但本发明不限于此。依据某些实施例，除了字线驱动器，字线解码器110(至少部分)可被实施在另一第二半导体芯片102中。例如，字线解码器110的字线解码器前端级(pre-stage)可被实施在另一第二半导体芯片102，而字线解码器110的字线解码器末端级(end-stage)可被实施在存储器芯片101上。

存储器芯片101还可包括分别通过所述多个比特线耦接至存储细胞阵列120的多个比特线感测放大器(bit-linesenseamplifier,blsa)诸如页面缓冲器130的n个比特线感测放大器、以及耦接至所述多个比特线感测放大器的多个主数据线{mdq}诸如与页面缓冲器130的所述n个比特线感测放大器耦接的n个主资料线{mdq(1),mdq(2),…,mdq(n)}，其中多个主数据线{mdq}诸如n个主数据线{mdq(1),mdq(2),…,mdq(n)}可充当存储器芯片101的一芯片对外(off-chip)数据接口(诸如将数据从芯片101传送出去的数据接口)。例如，第二半导体芯片102可通过直接面对面附着(directface-to-faceattachment)电连接至存储器芯片101，但本发明不限于此。另外，第二半导体芯片102可包括一存取相关周边电路150，而存取相关周边电路150可包括一存取电路152。例如，第二半导体芯片102可包括位于存取电路152内的多个次级放大器，诸如耦接至n个主数据线{mdq(1),mdq(2),…,mdq(n)}的n个主资料线感测放大器{mdqsa}。

存储细胞阵列120可用来为一主机系统(未显示)存储数据，以及存储器模块100可被安装在所述主机系统内。所述主机系统的例子可包括(但不限于)多功能移动电话、平板计算机、以及个人计算机诸如桌上型计算机及膝上型计算机。所述多个比特线诸如n个比特线{bl(1),bl(2),…,bl(n)}以及所述多个字线诸如m个字线{wl(1),wl(2),…,wl(m)}可用来进行存储细胞阵列120的存取控制。依据本实施例，所述多个比特线感测放大器诸如页面缓冲器130的所述n个比特线感测放大器可用来感测来自所述多个存储细胞诸如所述(m*n)个存储细胞的多个比特线信号，并且将所述多个比特线信号分别转换为多个放大后信号。多个主数据线{mdq}诸如n个主数据线{mdq(1),mdq(2),…,mdq(n)}可用来将所述多个放大后信号直接输出(例如通过在存储器芯片101上的所述多个比特线感测放大器的列选择线(columnselectline,csl)的选择)至第二半导体芯片102，以供进行存储器模块100的进一步处理，从而增加数据预取数量，这将会以某些例子来解释以便于理解。另外，所述多个次级放大器诸如n个主数据线感测放大器{mdqsa}可分别用来进一步放大在多个主数据线{mdq}上的多个信号。例如，多个主数据线{mdq}的任一主数据线mdq，诸如n个主数据线{mdq(1),mdq(2),…,mdq(n)}的一主数据线mdq(n)(例如索引“n”可代表落在区间[0,n]内的整数)，可通过在存储器芯片101上的某个比特线感测放大器的某个列选择线的选择将所述多个放大后信号中的一对应的放大后信号输出至第二半导体芯片102，以供被第二半导体芯片102上的多个次级放大器中的一对应的次级放大器(例如在n个主数据线感测放大器{mdqsa}中与主数据线mdq(n)对应的第n个主数据线感测放大器mdqsa)放大以供进一步使用。

针对存储细胞阵列120的存取控制的某些实施细节说明如下。依据某些实施例，字线解码器110可对其存取控制信号(例如行选择(rowselect)信号)解码以判断是否选择(例如激活(activate))对应于字线wl(m)(例如索引“m”可代表落在区间[0,m]内的整数)的一行(row)存储细胞，其中字线解码器110可针对存储细胞阵列120的存取控制扮演一行解码器(rowdecoder)的角色。存储器芯片101还可包括一列选择线(columnselectline,csl)解码器(未显示于图1)，而所述列选择线解码器可对其存取控制信号(例如列选择信号)解码以判断是否选择(例如激活)与字线wl(m)对应的所述行存储细胞的至少一部分(例如一部分或全部)，以供输出存储在这行存储细胞中的上述至少一部分内的一组比特信息，其中所述列选择线解码器针对存储细胞阵列120的存取控制扮演一列解码器(columndecoder)的角色。

针对图1所示的架构，所述装置可包括位于存储器模块100内的存储器芯片101，但本发明不限于此。例如，所述装置还可包括第二半导体芯片102。依据某些实施例，除了存储器芯片101，存储器模块100可包括第二半导体芯片102的至少一部分(例如一部分或全部)。例如，在存储器模块100外部的具备任何功能性的一或多个电路可被整合至第二半导体芯片102中。

依据某些实施例，图1所示的架构可予以变化。例如，存储细胞阵列120可依据一预定比特线长度被分成多个细胞阵列(cellarray,ca)分区(section)，以提升预取存取速度，并且所述多个比特线感测放大器(例如在页面缓冲器130中的所述n个比特线感测放大器)可相对应地被分成耦接至所述多个细胞阵列分区的多个比特线感测放大器分区，以供进行相关感测运作，但本发明不限于此。

图2为依据本发明一实施例绘示的图1所示的存储器模块的某些细胞阵列分区以及某些比特线感测放大器分区(在图2中分别标示为“ca分区”及“blsa分区”以求简明)。图2所示的架构内的细胞阵列分区以及比特线感测放大器分区可分别作为上述的所述多个细胞阵列分区以及所述多个比特线感测放大器分区的例子，并且载有(carry)krow比特的krow比特行选择信号以及载有kcol比特的kcol比特列选择信号可分别被输入至字线解码器110以及所述列选择线解码器(在图2中分别标示为“wl-dec”以及“csl-dec”以求简明)，并且可分别作为字线解码器110以及所述列选择线解码器的存取控制信号的例子，其中在这个架构中每个比特线感测放大器分区可有n0个比特线感测放大器(例如n0可代表一正整数)而每个细胞阵列分区可有m0个字线(例如m0可代表一正整数)，而在图2中标示为“每个blsa分区有n0个blsa”以及“每个ca分区有m0个wl”。为便于理解，这个架构的多个字线以及多个比特线(例如多个比特线对(blpair))可由不同方向(诸如x-y-z坐标系统中的x方向以及y方向)耦接至存储细胞阵列120(例如所述多个细胞阵列分区)，并且多个主数据线{mdq}可耦接至第二半导体芯片102，例如由存储器芯片101的芯片表面的法线方向(normaldirection)诸如x-y-z坐标系统中的z方向，但本发明不限于此。另外，所述多个细胞阵列分区中的任两者可互相相同或相似，而所述多个比特线感测放大器分区中的任两者可互相相同或相似。例如，所述多个细胞阵列分区中的在y方向上的任一细胞阵列分区的大小可等于所述预定比特线长度、或是等于所述预定比特线长度加或减一预定偏移量，但本发明不限于此。

在图2所示的架构中的所述多个细胞阵列分区以及所述多个比特线感测放大器分区并且连同其字线、比特线对、列选择线等的电路布局可被优化以达到极为紧密，以在受限的内部空间内最大化存储器芯片101的空间利用，其中所述受限的内部空间可依据针对存储器芯片101的每个管芯(die)内的预订芯片面积以及每个管芯内的预定层数来决定。相比较于传统细胞阵列架构具有多种类型的传输线而占用了其内部空间，本发明的细胞阵列架构(例如图1所示的架构、图2所示的架构等)能为各种类型的传输线(例如字线、比特线、主数据线等)提供足够的空间而不会为了某些设计规则而做出牺牲，因此能避免各种问题，诸如在增加所述各种类型的传输线中的一种类型的线数量与增加所述各种类型的传输线中的另一种类型的线数量之间的权衡、在增加所述各种类型的传输线中的某种类型(例如多个主数据线{mdq})的线数量与限制芯片面积之间的权衡等。

如上所述，多个主数据线{mdq}诸如n个主数据线{mdq(1),mdq(2),…,mdq(n)}可用来直接地自存储器芯片101输出所述多个放大后信号至第二半导体芯片102，以供进行存储器模块100的进一步处理，从而增加数据预取数量，例如增强(例如增加)预取存取宽度，尤其是预取数量诸如多个主数据线{mdq}的数据线数量cntmdq(例如多个主数据线{mdq}中的数据线的数量)。

图3为依据本发明一实施例绘示的图1所示的存储器模块100的一存储细胞(例如以动态随机存取存储器的形式)。这个存储细胞可作为存储细胞阵列120中的所述多个存储细胞的任一存储细胞(例如每一存储细胞)的例子。如图3所示，所述存储细胞可包括耦接至所述多个字线中的某个字线(例如字线wl(m))以及所述多个比特线中的某个比特线(例如比特线bl(n))的开关(例如一晶体管诸如一金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor,mosfet))，并且包括一电容器cap。电容器cap可用来存储电荷，而所述电荷的不同状态可指出一比特的信息(例如0或1)，但本发明不限于此。为简明起见，在此实施例中与前述实施例类似的说明在此不重复赘述。

依据某些实施例，所述多个比特线感测放大器的任一比特线感测放大器(例如每一比特线感测放大器)的至少一开关(例如至少一金属氧化物半导体场效晶体管)可依据由耦接至这个比特线感测放大器的至少一列选择线传送的至少一选择信号来运作，其中多个主数据线{mdq}的至少一主资料线mdq可耦接至这个比特线感测放大器的上述至少一开关，以供直接自存储器芯片101上的这个比特线感测放大器直接输出所述多个放大后信号中的至少一放大后信号至第二半导体芯片102。例如，上述至少一开关可包括一组开关(例如两个金属氧化物半导体场效晶体管)，并且上述至少一主数据线可包括一组主数据线(例如多个主数据线{mdq}中的两者)。另外，所述组主数据线可耦接至所述组开关，以供自存储器芯片101上的这个比特线感测放大器分别直接输出所述多个放大后信号中的一组放大后信号至第二半导体芯片102，但本发明不限于此。例如，所述组主数据线可用来直接输出一组数据至第二半导体芯片102，其中所述组数据是由这个比特线感测放大器自至少一比特线感测并放大，并且接着锁存或存储在位于存储器芯片101的相同的比特线感测放大器中。

图4为依据本发明一实施例绘示的图1所示的存储器模块100的一比特线感测放大器。这个比特线感测放大器可作为所述多个比特线感测放大器的上述任一比特线感测放大器的例子。如图4所示，所述比特线感测放大器可包括互相耦接的两个反向器(inverter)，并且包括耦接至所述两个反向器的两个开关(例如两个金属氧化物半导体场效晶体管)。尤其，所述两个开关可耦接至所述多个比特线的两个比特线(标示为“bl”以及“blb”以便于理解)以及多个主数据线{mdq}的两个主数据线(标示为“mdq”以及“mdqb”以便于理解)。例如，所述两个开关中的第一开关可耦接至所述两个比特线中的第一比特线(例如bl)与所述两个主数据线中的第一主数据线(例如mdq)之间，而所述两个开关中的第二开关可耦接至所述两个比特线中的第二比特线(例如blb)与所述两个主数据线中的第二主数据线(例如mdqb)之间，其中所述两个比特线诸如bl及blb可分别耦接至不同细胞阵列分区(例如与包括有这个比特线感测放大器的某个比特线感测放大器分区相邻的两个细胞阵列分区)的不同存储细胞，并且可作为上述的所述多个比特线对的任一比特线对的例子。上述反向器中的每一反向器可在一组驱动信号诸如两个驱动信号act及lsln之间被驱动，而所述两个开关可耦接至所述多个列选择线的至少一列选择线(标示为“csl”以求简明)以在所述列选择线解码器的存取控制信号(例如所述kcol比特列选择信号)的控制下运作。

所述比特线感测放大器可依据两个驱动信号act及lsln来运作，以分别在不同读取阶段中取得各自的比特信息诸如bl及blb的比特信息，其中存储器模块100(例如存储器芯片101)可依据自线解码器110及所述列选择线解码器的存取控制信号选择所述多个存储细胞中的任一者，以作为两个被选择的存储细胞中的其中一者。例如，在这些读取阶段中的第一读取阶段中，所述比特线感测放大器可通过所述第一比特线诸如bl取得这两个存储细胞的一第一存储细胞的比特信息，尤其，可放大载有所述第一存储细胞的比特信息的第一信号，以通过主数据线对(maindatalinepair)诸如mdq/mdqb输出所述第一存储细胞的比特信息。又例如，在这些读取阶段的第二读取阶段中，所述比特线感测放大器可通过所述第二比特线诸如blb取得这两个存储细胞的一第二存储细胞的比特信息，尤其，可放大载有所述第二存储细胞的比特信息的第二信号，以通过相同的主数据线对mdq/mdqb输出所述第二存储细胞的比特信息。依据某些观点，所述第一存储细胞、所述第一比特线诸如bl、所述第一主数据线诸如mdq等的角色以及所述第二存储细胞、所述第二比特线诸如blb、所述第二主数据线mdqb等的角色可互换，因此第一系列的符号bl、mdq等与第二系列的符号blb、mdqb可视为在需要时是可互换的。依据某些实施例，多个主数据线{mdq}的信号传输可用单端(single-ended)传输的方式来实施，而主数据线对mdq/mdqb可用一单端主资料线来取代。

为便于理解，图4所示的比特线感测放大器的某些相关信号的例子可由图5所示来说明，但本发明不限于此。在这些读取阶段的任一读取阶段的期间(例如第一及第二读取阶段的任一者)，两个驱动信号act及lsln可在一等化驱动阶段中原来具有相同的电压位准诸如等化(equalization)电压位准veq，并且可在一分离(split)驱动阶段中分离成两个不同的电压位准。响应于两个驱动信号act及lsln在所述等化驱动阶段与所述分离驱动阶段之间的转变，所述比特线感测放大器可放大所述两个比特线诸如bl及blb之间的小差动信号(例如小信号sig)以产生一放大后差动信号(例如小信号sig的放大后信号)，其被存储/锁存在所述比特线感测放大器的多个闭耦接(close-coupled)反向器中。如图5的上半部所示，这两个曲线可指出自所述小差动信号至所述放大后差动信号的转换。例如，上述任一读取阶段可代表所述第一读取阶段。在此情况中，这两个曲线中的上方曲线以及下方曲线可分别代表在第一比特线诸如bl上的信号以及在第二比特线诸如blb上的信号，而当所述比特线感测放大器被用来输出所述第一存储细胞的比特信息时，所述放大后差动信号(其已自所述小差动信号被放大并且存储/锁存在所述多个闭耦接反向器中，并且通过所述列选择线的选择被输出至主数据线对mdq/mdqb)可载有所述第一存储细胞的比特信息。又例如，上述任一读取阶段可代表所述第二读取阶段。在此情况中，这两个曲线的上方曲线及下方曲线可分别代表在第二比特线诸如blb上的信号以及在第一比特线诸如bl上的信号，而当所述比特线感测放大器被用来输出所述第二存储细胞的比特信息时，所述放大后差动信号(其已自所述小差动信号被放大并且存储/锁存在所述多个闭耦接反向器中，并且通过所述列选择线的选择被输出至主数据线对mdq/mdqb)可载有所述第二存储细胞的比特信息。

针对所述多个比特线感测放大器中的上述任一比特线感测放大器的某些实施细节(例如图4所示的比特线感测放大器)可说明如下。依据某些实施例，这个比特线感测放大器可将一感测信号(例如所述小信号sig)驱动回所述多个存储细胞中的一对应的存储细胞(诸如两个被选择的存储细胞中的第一及第二存储细胞中的任一者)，并且可通过被选择的列选择线将所述感测信号(尤其是小信号sig的放大后信号)驱动至某个主数据线mdq，例如在与这个比特线感测放大器的某个开关(例如所述两个开关中的第一及第二开关中的一对应的开关)耦接的某个列选择线上的某个选择信号的控制下，其中主数据线mdq可被视为：在比特线感测放大器对外(off-blsa)的一侧上，连接至由列选择线所控制的这个开关的数据线。为简明起见，这些实施例中与前述实施例类似的说明在此不重复赘述。

依据某些实施例，图2所示的架构的四个细胞阵列分区的各自的存储细胞数量可为相同的值诸如一预定值，以符合一或多个设计规则，其中所述四个细胞阵列分区的最上方细胞阵列分区以及最下方细胞阵列分区可等于所述预定值的一半。例如，所述四个细胞阵列分区的每一者可包括(2*1024)个存储细胞，所述最上方细胞阵列分区及所述最下方细胞阵列分区的每一者可包括(1*1024)个有效存储细胞，而其他细胞阵列分区的全部存储细胞可为有效存储细胞，但本发明不限于此。在某些例子中，所述四个细胞阵列分区的各自的存储细胞数量可予以变化，而所述四个细胞阵列分区的所述最上方细胞阵列分区及所述最下方细胞阵列分区的各自的有效存储细胞数量可相对应地变化。依据某些实施例，细胞阵列分区的数量可予以变化，而比特线感测放大器分区的数量可相对应地变化。

依据某些实施例，第二半导体芯片102可被实施为存储器芯片101的一周边管芯，尤其可包括任意其他类型的电路模块而不需要限于仅进行与存储器芯片101相关的运作。另外，多个主数据线{mdq}诸如n个主数据线{mdq(1),mdq(2),…,mdq(n)}可充当存储器芯片101的所述芯片对外数据接口，其中多个主资料线{mdq}的任一主数据线mdq可被连接至由一单一列选择线或是位于存储细胞阵列120中的不同位置或不同细胞阵列分区的多个列选择线所控制的一或多个开关，以自存储细胞阵列120获得(例如取得)预取数据的各种数量。为简明起见，于这些实施例中与前述实施例类似的说明在此不重复赘述。

依据某些实施例，第二半导体芯片102可通过直接面对面附着方法与存储器芯片101整合在一起。在多个主数据线{mdq}上的信号于自存储器芯片101存取数据时必须被进一步放大的情况下，用于多个主数据线{mdq}的感测放大器(诸如耦接至n个主数据线{mdq(1),mdq(2),…,mdq(n)}的n个主资料线感测放大器{mdqsa})可被设置在第二半导体芯片102上。为简明起见，这些实施例中与前述实施例类似的说明在此不重复赘述。

图6为依据本发明一实施例绘示的用来在一存储器模块诸如图1所示的存储器模块中增加数据预取数量的方法的三维(three-dimensional,3d)主数据线控制方案(标示为“3dmdq”以求简明)，其中二维(two-dimensional,2d)主数据线控制方案(标示为“2dmdq”以求简明)可被绘示以便于理解，但本发明不限于此。针对如图6的右半部所示的3d主数据线控制方案的细胞阵列分区(标示为“ca分区”以求简明)、带有列选择线(标示为“csl”以求简明)的比特线感测放大器(标示为“带有csl的blsa”以求简明)、主数据线{mdq}等可分别作为在以上实施例中的一或多者中的所述多个细胞阵列分区、由所述多个列选择线控制的所述多个比特线感测放大器、多个主资料线{mdq}等。

如图6的左半部所示，在所述二维主数据线控制方案的五个例子的每一者中实施了相同数量的有效存储细胞的情况下，在所述五个例子中的第一至第五例子(由左至右)的各自的细胞阵列分区数量(标示为“分区#”以求简明)可分别等于(12 1)、((6 1)*2)、((6 0.5)*2)、((3 1)*4)、及((3 0.5)*4)，而当使用在所述五个例子中的第一例子的总带宽作为一参考值诸如一个单位的带宽(标示为“1xbw”以求简明)以用于所述五个例子之间的比较时，所述第二及第三例子的每一者的总带宽可等于两个单位的带宽(标示为“2xbw”以求简明)，而第四及第五例子的每一者的总带宽可等于四个单位的带宽(标示为“4xbw”以求简明)。如图6的右半部所示，在所述三维主数据线控制方案的三个例子中的第一至第三例子(由左至右)的每一者中实施了与上述五个例子的每一者相同数量的有效存储细胞的情况下，所述三个例子的每一者的细胞阵列分区数量(标示为“分区#”以求简明)可等于(12 1)，而当使用在所述三个例子中的第一例子的总带宽作为一参考值诸如一个单位的带宽(标示为“1xbw”以求简明)以用于所述三个例子之间的比较时，所述第二例子的总带宽可等于两个单位的带宽(标示为“2xbw”以求简明)，而第三例子的总带宽可等于四个单位的带宽(标示为“4xbw”以求简明)。

由于n个主数据线感测放大器{mdqsa}可被实施在第二半导体芯片102上，且由于第二半导体芯片102可通过上述直接面对面附着电连接至存储器芯片101，主数据线{mdq}可垂直并直接地连接至第二半导体芯片102(例如一逻辑芯片)，而在存储器芯片101上不实施任何主数据线感测放大器mdqsa(例如所述二维主数据线控制方案的多个主数据线感测放大器{mdqsa}的任一者)。尤其，当需要时，数据线数量cntmdq(例如在主数据线{mdq}中的数据线数量)可被进一步增加，以增加总预取数量。如此一来，总带宽能在不增加细胞阵列分区数量的情况下被增加。因此，本发明的装置能确实地在没有副作用或较不会带来副作用的情况下增强整体效能。

图7为依据本发明一实施例绘示的图6所示的三维主数据线控制方案的某些实施细节。依据所述三维主数据线控制方案来实施的存储器模块700可包括一存储器芯片701以及一第二半导体芯片702，其中存储器模块700、存储器芯片701及第二半导体芯片702可分别作为存储器模块100、存储器芯片101及第二半导体芯片102的例子。存储器芯片701的存储细胞阵列可包括分别对应四个细胞阵列分区(在图7中标示为“ca阵列”以求简明)的四组子阵列，而所述四组子阵列可分别通过四组传输线耦接至一第二半导体芯片702。例如，所述四组传输线的每一组可包括一组主数据线(标示为“mdq”以求简明)以及一组其他传输线诸如指令(command)、地址(address)及直流(directcurrent,dc)电源线(标示为“c/a/dc”以求简明)。另外，第二半导体芯片702可包括分别通过四组主数据线{mdq}耦接至所述四组子阵列的四组主数据线感测放大器{mdqsa}。存储器模块700可通过多个外部数据线以及多个外部指令/地址(可简称cmd/addr)线(分别标示为“dq”及“cmd/addr”以便于理解)耦接至所述主机系统。为简明起见，于本实施例中与前述实施例类似的说明在此不重复赘述。

图8为依据本发明另一实施例的用来在一存储器(例如动态随机存取存储器等)模块800中增加数据预取数量的装置的示意图，其中所述装置可包括存储器模块800的至少一部分(例如一部分或全部)。如图8所示，存储器模块800可包括一字线解码器810，而字线解码器810可包括一字线解码器前端级811以及一字线解码器末端级812(分别标示为“wl-dec前端级”及“wl-dec末端级”以求简明)，尤其，字线解码器末端级812可包括多个字线驱动器812d以用于驱动所述多个字线诸如m个字线{wl(1),wl(2),…,wl(m)}。字线解码器前端级811以及字线解码器末端级812可分别作为上述的所述字线解码器前端级以及所述字线解码器末端级的例子。相比较于图1所示的架构，字线解码器810的多个部分于本实施例中是被分别实施在不同的芯片。响应于架构上的变化，某些编号也相对应地改变。例如，上述存储器芯片101、第二半导体芯片102、及存取相关周边电路150在本实施例中分别以存储器芯片801、第二半导体芯片802、及存取相关周边电路850取代。为简明起见，于本实施例中与前述实施例类似的说明在此不重复赘述。

为便于理解，在上述实施例中的一或多者中的存储细胞阵列120的所述多个存储细胞可用动态随机存取存储器细胞的方式来实施，但本发明不限于此。依据某些实施例，存储细胞阵列120的所述多个存储细胞可用各种类型的存储细胞中的任一种类型的方式来实施，诸如磁阻式随机存取存储器(magnetoresistiverandomaccessmemory,mram)细胞、电阻式随机存储器(resistiverandomaccessmemory,rram)细胞、相变化随机存储器(phase-changerandomaccessmemory,pcram)细胞、静态随机存取存储器(staticrandomaccessmemory,sram)细胞等。为简明起见，于这些实施例中与前述实施例类似的说明在此不重复赘述。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。