一种EEPROM存储器的制作方法

一种eeprom存储器
技术领域
1.本发明涉及电子技术领域，特别涉及一种非易失性的eeprom存储器。


背景技术：

2.传统eeprom存储器的体系架构如图1所示。包括存储阵列(mc)、位线(bl)、字线(wl)、页锁存器(pl)、行选择电路(rdec)、列解码电路(cdec)、列选择电路(cmux)以及读出灵敏放大器(sa)、字节选择锁存器(bytelat)。
3.存储阵列由多个存储单元按照行和列排列而成。图1中的存储阵列包括l行存储单元，一行的存储单元依序被分为m组(每组包含n个存储单元)，用于存储m个字节(每个字节包含n位数据)。一个存储单元分别对应一个字线、一个位线，且只能够用于存储字节中的一位数据。存储单元包括控制栅晶体管(cg)和选择晶体管(sg)，通常由同一行的一组存储单元和1个字选择晶体管(bsg)构成一个字节的基本存储单位。源线(sl)用于为存储单元的控制栅晶体管(cg)源极施加电压。
4.行选择电路用于选取字线wl0～wl
(l-1)
中的一个(通过选取的字线决定待存储字节需要存放在存储阵列中的哪一行)。列解码电路(cdec)用于选取字节选择信号ybyte0～ybyte
m-1
中的一个，并与列选择电路配合，决定待存储字节需要存放在存储阵列中的哪n列(存储阵列中的位线依序被分为m组，一组包含n个位线，一个字节选择信号对应一组位线)。其中列选择电路包含若干个选择开关，一个位线对应一个选择开关、一个读出灵敏放大器。当一个位线被选中，对应的选择开关打开，使得对应的位线连接对应的读出灵敏放大器。
5.读出灵敏放大器采用检测选中字线和位线上的存储单元的电流的方法读出存储单元中保存的数据。例如：存储数据1的存储单元，其电流较大，接近10微安；而存储数据0的存储单元，其电流很小，接近0微安。当两种存储单元电流差足够大，灵敏放大器可以分辨出两种存储单元的存储数据。通常的方式是使用另外一个参考电流，例如5微安电流，将存储单元的电流和参考电流比较，来判断存储单元存储的数据是0或1。
6.然而，存储单元的电流会受各种因素的影响而变化，如：制造工艺波动、存储单元保存的电荷泄露、耐久性(存储器擦除、写入数据的循环次数)引起存储单元性能衰减。存储单元的电流变化会产生不利影响，例如：存储数据0的存储单元，其电流增大；而存储数据1的存储单元，其电流减小。因此两种存储单元的电流差缩小，灵敏放大器分辨出两种存储单元数据难度增大，直到无法分辨两种存储单元，此时存储器就无法正常写入和读出数据。


技术实现要素：

7.本发明的目的是提供一种eeprom存储器，能够在差分模式和单端模式之间任意切换，在差分模式下能够满足高可靠性存储的要求，在单端模式下能够满足大数量存储的要求。
8.为了达到上述目的，本发明提供一种eeprom存储器，包含：
9.由l
×
m
×
n个相同的存储单元构成的存储阵列；所述存储阵列为l行m
′
列结构；其
中m
′
＝m
×
n，n为偶数；
10.l个字线wl0～wl
(l-1)
，同行的存储单元连接同一个字线；同行的存储单元依序被均分为m组，每组存储单元用于存放一个字节；
11.行选择电路，用于选择字线；
12.m
′
个位线bl
0，0
～bl
(m-1)，(n-1)
；一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元；
13.列解码电路以及列选择电路，用于选择位线；
14.m
′
个页锁存器pl
0，0
～pl
(m-1)，(n-1)
，用于锁存需要写入存储阵列的字节，不同的页锁存器连接不同的位线；
15.若干个读出灵敏放大器，通过列解码电路连接所述位线，用于从存储阵列中读出数据；
16.通过所述页锁存器与读出灵敏放大器配合，实现所述eeprom存储器在差分模式和单端模式之间切换。
17.优选的，所述灵敏放大器为n个，分别为sa0～sa
n
；其中sa
2k
连接2m个位线，分别为bl
0，2k
，bl
1，2k
，
…
，bl
(m-1)，2k
以及bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
；sa
2k 1
连接m个位线，分别为bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
，其中k∈[0，(n/2)-1]；
[0018]
当eeprom存储器工作在单端模式时，待写入字节由n位数据组成；列解码电路选取n个位线，对应的n个锁存器pl
r，0
～pl
r，(n-1)
分别用于存储所述n位数据，r∈[0，m-1]；sa
t
被配置为从字线bl
r，t
读取数据，其中t∈[0，n-1]；
[0019]
当eeprom存储器工作在差分模式时，待写入字节由[n/2]位数据组成；列解码电路选取n个位线bl
r，0
～bl
r，(n-1)
，对应的[n/2]个锁存器pl
r，2i
分别用于存储所述[n/2]位数据，i∈[0，(n/2)-1]；锁存器pl
r，2i 1
用于存储与pl
r，2i
存储的数据相反的值；sa
2i
被配置为同时从位线bl
i，2k
和bl
i，2k 1
读取数据，sa
2i 1
不工作，其中k∈[0，(n/2)-1]。
[0020]
另一种实现方案，所述灵敏放大器为[n/2]个，分别为sa0～sa
[(n/2)-1
]；其中sa
k
连接2m个位线，分别为bl
0，2k
，bl
1，2k
，
…
，bl
(m-1)，2k
以及bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
，其中k∈[0，(n/2)-1]；
[0021]
当eeprom存储器工作在单端模式时，待写入字节由n位数据组成；列解码电路选取n个位线bl
r，0
～bl
r，(n-1)
，对应的n个锁存器pl
r，0
～pl
r，(n-1)
分别用于存储所述n位数据，r∈[0，m-1]；sa
k
被配置为分两次从位线bl
r，2k
、bl
r，2k 1
读取数据，其中k∈[0，(n/2)-1]；
[0022]
当eeprom存储器工作在差分模式时，待写入字节由[n/2]位数据组成；列解码电路选取位线bl
r，0
～bl
r，(n-1)
，对应的[n/2]个锁存器pl
r，2i
分别用于存储所述[n/2]位数据，锁存器pl
r，2i 1
用于存储与pl
r，2i
存储的数据相反的值，r∈[0，m-1]，i∈[0，(n/2)-1]；sa
k
被配置为同时从位线bl
i，2k
和bl
i，2k 1
读取数据，其中k∈[0，(n/2)-1]。
[0023]
所述存储单元包含互相连接的选择晶体管和控制栅晶体管；选择晶体管栅极连接对应的字线，选择晶体管漏极连接对应的位线，选择晶体管源极连接控制栅晶体管漏极；控制栅晶体管源极连接存储阵列的源线。
[0024]
所述存储阵列还包含l
×
m个字选择晶体管，一个字选择晶体管对应一组存储单元；字选择晶体管栅极接对应的字线，字选择晶体管漏极接连对应控制栅晶体管的栅极。
[0025]
所述eeprom存储器还包含m个字选择锁存器bytelat0～bytelat
m-1
，bytelat
i
生成
的字节状态位信号bsel
i
指示pl
i，0
～pl
i，(n-1)
中的数据是否需要存入对应字线上的存储单元，其中i∈[0，m-1]；字选择晶体管的源极连接对应字选择锁存器，根据该字选择锁存器的字节状态位信号打开对应的字选择晶体管。
[0026]
所述列选择电路包含m
′
个nmos开关，一个所述nmos开关对应一个位线；nmos开关的栅极连接所述列解码电路，bl
i，0
～bl
i，(n-1)
对应的n个nmos开关的栅极均接收列解码电路生成的字节选择信号ybyte
i
；nmos开关的漏极连接对应选择晶体管的漏极，nmos开关的源极连接对应的读出灵敏放大器。
[0027]
与现有技术相比，本发明的有益效果在于：通过本发明的eeprom存储器能够在差分模式和单端模式之间任意切换，当对成本不敏感时，通过采用差分模式能够满足数据高可靠性存储的需求；在单端模式下能够满足大数量存储、降低硬件成本的需求。并且在两种模式切换的过程中，不需要改变存储器的任何元件。
附图说明
[0028]
为了更清楚地说明本发明技术方案，下面将对描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图：
[0029]
图1为本发明现有技术中的eeprom存储器示意图；
[0030]
图2为实施例一中，本发明的eeprom存储器示意图；
[0031]
图3为实施例二中，本发明的eeprom存储器示意图。
具体实施方式
[0032]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0033]
本发明提供一种eeprom存储器，如图2、图3所示，包含：由l
×
m
×
n个相同的存储单元构成的存储阵列mc、l个字线wl0～wl
(l-1)
、m
′
个位线bl
0，0
～bl
(m-1)，(n-1)
、m
′
个页锁存器pl
0，0
～pl
(m-1)，(n-1)
，m个字选择锁存器bytelat0～bytelat
m-1
、l
×
m个字选择晶体管bsg、行选择电路rdec、列解码电路cdec、列选择电路cmux、n个灵敏放大器sa0～sa
n
。其中m
′
＝m
×
n，n为偶数。
[0034]
所述存储阵列为l行m
′
列结构。同行的存储单元连接同一个字线。同行存储单元依序被均分为m组，每组包含n个存储单元。一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元。
[0035]
所述存储单元包含互相连接的选择晶体管sg和控制栅晶体管cg；选择晶体管栅极连接对应的字线，选择晶体管漏极连接对应的位线，选择晶体管源极连接控制栅晶体管漏极；控制栅晶体管源极连接存储阵列的源线sl。
[0036]
一个字选择晶体管bsg对应一组存储单元，不同的字选择晶体管bsg对应不同组的存储单元。字选择晶体管bsg和其对应的n个存储单元一起用于存放一个字节。字选择晶体管栅极接对应的字线，字选择晶体管漏极接连对应存储单元的控制栅晶体管栅极。
[0037]
页锁存器pl
0，0
～pl
(m-1)，(n-1)
用于存储待写入的字节，一个页锁存器连接一个位线，且页锁存器与位线一一对应。一个n位的字节数据保存在n个页锁存器中，该n个页锁存器可以为pl
0，0
～pl
0，(n-1)
，pl
1，0
～pl
1，(n-1)
，
…
，pl
(m-1)，0
～pl
(m-1)，(n-1)
中的任意一组，具体由列解码电路cdec选取的字节选择信号ybyte决定。
[0038]
同时，每组页锁存器对应1个字选择锁存器。字选择锁存器用于保存与其对应的页锁存器所存储的字节对应的状态位bsel。如图1中所示，通过bsel
n
指示对应字节页锁存器pl
n，0
～pl
n，(n-1)
中的数据是否需要写入存储单元。图2中，din为待写入存储阵列的n位数据(一个字节)，在本发明的实施例中，根据列解码电路cdec选取的字节选择信号ybyte
n
将din写入了对应的页锁存器pl
n，0
～pl
n，(n-1)
，同时改变对应字选择锁存器bytelat
n
的状态位。页锁存器pl
n，0
～pl
n，(n-1)
内存储的数据根据行选择电路选取的字线，被存入对应的存储单元。n∈[0，m-1]。
[0039]
列解码电路cdec和列选择电路cmux用于为一个待存储的字节选择一组位线，如图2中bl
0，0
～bl
0，(n-1)
，bl
1，0
～bl
1，(n-1)
，
…
，bl
(m-1)，0
～bl
(m-1)，(n-1)
中的任一组，一组位线对应列解码电路cdec选取的一个字节选择信号。
[0040]
列选择电路cmux包含m
′
个nmos开关，一个所述nmos开关对应一个位线bl。nmos开关的栅极连接所述列解码电路cdec。与位线bl
n，0
～bl
n，(n-1)
对应的n个nmos开关的栅极均接收列解码电路cdec选取的字节选择信号ybyte
n
。nmos开关的漏极连接对应存储单元的选择晶体管sg的漏极。一个nmos开关对应一个读出灵敏放大器，nmos开关的源极连接对应的读出灵敏放大器。
[0041]
读出灵敏放大器sa通过列信号cl读出数据，bl经过cmux选择后就是cl，cl只是代表bl经过cmux选择后和sa的连接。在本发明的实施例中，列解码电路cdec选取了字节选择信号ybyte
n
，则ybyte
n
为高电压，列选择电路cmux中与bl
n，0
～bl
n，(n-1)
对应的nmos开关打开(也即bl
n，0
～bl
n，(n-1)
被选中)，bl
n，0
～bl
n，(n-1)
经过cmux选中为列信号，且bl
n，0
～bl
n，(n-1)
连接到对应的读出灵敏放大器。未被选择的ybyte
s
(s≠n)为低电压，cmux中对应的选择开关关闭，位线bl
s，0
～bl
s，(n-1)
与对应的列信号断开，bl
s，0
～bl
s，(n-1)
不会连接到对应的读出灵敏放大器。
[0042]
行选择电路rdec，用于选择字线。在本发明的实施例中，被选取的字线为wl
r
，wl
r
的电压为高电压，从而打开对应一行存储单元的字选择晶体管bsg，该字选择晶体管bsg源极电压(也即对应的状态位信号bsel)传送到对应控制栅晶体管cg的栅极，同时wl
r
的电压也连接到对应一行存储单元的选择晶体管sg的栅极，从而对应sg打开，从而对应控制栅晶体管cg的漏极连接对应位线。其他未选中字线的电压为低电平，对应一行存储单元的字选择晶体管bsg和选择晶体管sg关闭，该行的存储单元均不连接到对应的位线。
[0043]
读出灵敏放大器sa采用检测选中字线和位线上的存储单元的电流的方法读出存储单元中保存的数据。
[0044]
实施例一
[0045]
如图2所示，在本实施例中，读出灵敏放大器为n个，其中sa
2k
通过列信号cl
2k
、cl
2k 1
读取2m个位线(分别为bl
0，2k
，bl
1，2k
，
…
，bl
(m-1)，2k
以及bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
)的数据；bl
0，2k
，bl
1，2k
，
…
，bl
(m-1)，2k
被cmux选中为对应的列信号cl
2k
；bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
被cmux选中为对应的列信号cl
2k 1
；当位线bl没有被cmux选中时，该位线与对应
的列信号cl断开。
[0046]
sa
2k 1
通过列信号cl
2k 1
读取m个位线(分别为bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
)的数据，其中k∈[0，(n/2)-1]。
[0047]
当eeprom存储器工作在单端模式时，待写入字节由n位数据组成；列解码电路选取n个位线，对应的n个锁存器pl
r，0
～pl
r，(n-1)
分别用于存储所述n位数据，r∈[0，m-1]；sa
t
被配置从位线bl
r，t
读取数据，其中t∈[0，n-1]；
[0048]
在本发明的实施例中，单端模式下列解码电路选取ybyte0，din被写入pl
0，0
～pl
0，(n-1)
。行选择电路选择wl0，因此din被写入存储阵列mc中的第0行存储单元中的第0至第n-1存储单元。读出灵敏放大器读取bl
0，0
～bl
0，(n-1)
的电流以获得din。sa0～sa
n-1
分别读取bl
0，0
～bl
0，(n-1)
的电流。
[0049]
当eeprom存储器工作在差分模式时，待写入字节由[n/2]位数据组成；列解码电路选取n个位线bl
r，0
～bl
r，(n-1)
，对应的[n/2]个锁存器pl
r，2i
分别用于存储所述[n/2]位数据，i∈[0，(n/2)-1]；锁存器pl
r，2i 1
用于存储与pl
r，2i
存储的数据相反的值；sa
2i
被配置为同时从位线bl
i，2k
和bl
i，2k 1
读取数据，sa
2i 1
不工作，其中k∈[0，(n/2)-1]。
[0050]
在本发明的实施例中，差分模式下列解码电路选取ybyte0，din被写入pl
0，0
，pl
0，2
，
…
，pl
0，(n-2)
且pl
0，1
，pl
0，3
，
…
，pl
0，(n-1)
分别对应的写入pl
0，0
，pl
0，2
，
…
，pl
0，(n-2)
的相反值。行选择电路选择wl0，din被写入存储阵列mc中的第0行存储单元中的第0至第n-1存储单元。需要注意的是，通过两个存储单元存储din的一位数据。读出灵敏放大器读取bl
0，0
～bl
0，(n-1)
的电流以获得din。sa0，sa2，
…
，sa
n-2
分别读取bl
0，0
和bl
0，1
，bl
0，2
和bl
0，3
，
…
，bl
0，n-2
和bl
0，n-1
的电流；sa1，sa3，
…
，sa
n-1
不工作。读出灵敏放大器可以被配置为：若从bl
0，0
和bl
0，1
中读取的数据为1和0时，判断存储的数据为1；若从bl
0，0
和bl
0，1
中读取的数据为0和1时，判断存储的数据为0。此仅为举例，读出灵敏放大器判断数据的方式并不局限于此。
[0051]
实施例二
[0052]
如图3所示在本实施例中，灵敏放大器sa为[n/2]个，分别为sa0～sa
[(n/2)-1]
；其中sa
k
通过列信号cl
2k
、cl
2k 1
读取2m个位线(分别为bl
0，2k
，bl
1，2k
，
…
，bl
(m-1)，2k
以及bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
)的数据，bl
0，2k
，bl
1，2k
，
…
，bl
(m-1)，2k
被cmux选择后对应到列信号cl
2k
，bl
0，(2k 1)
，bl
1，(2k 1)
，
…
，bl
(m-1)，(2k 1)
被cmux选择后对应到列信号cl
2k 1
。当位线bl没有被cmux选中时，该位线与对应的列信号cl断开。其中k∈[0，(n/2)-1]。
[0053]
当eeprom存储器工作在单端模式时，待写入字节由n位数据组成；列解码电路选取n个位线bl
r，0
～bl
r，(n-1)
，对应的n个锁存器pl
r，0
～pl
r，(n-1)
分别用于存储所述n位数据，r∈[0，m-1]；sa
k
被配置为分两次从位线bl
r，2k
、bl
r，2k 1
读取数据，其中k∈[0，(n/2)-1]。
[0054]
在本实施例中，若单端模式下din被写入存储阵列mc中的第0行存储单元中的第0至第n-1存储单元(每个存储单元对应不同位的数据)。在单端模式下，sa0，sa1，
…
，sa
(n/2)-1
先分别对应的读取位线bl
0，0
，bl
0，2
，
…
，bl
0，2k-2
的电流，然后分别对应的读取位线bl
0，1
，bl
0，3
，
…
，bl
0，2k-1
的电流。
[0055]
当eeprom存储器工作在差分模式时，待写入字节由[n/2]位数据组成；列解码电路选取位线bl
r，0
～bl
r，(n-1)
，对应的[n/2]个锁存器pl
r，2i
分别用于存储所述[n/2]位数据，锁存器pl
r，2i 1
用于存储与pl
r，2i
存储的数据相反的值，r∈[0，m-1]，i∈[0，(n/2)-1]；sa
k
被配置为同时从位线bl
i，2k
和bl
i，2k 1
读取数据，其中k∈[0，(n/2)-1]。
[0056]
在本实施例中，若差分模式下din被写入存储阵列mc中的第0行存储单元中的第0至第n-1存储单元(每两个存储单元以相反数的方式存储一位数据)。在差分模式下，sa0，sa1，
…
，sa
(n/2)-1
分别通过对应的列信号读取bl
0，0
和bl
0，1
，bl
0，2
和bl
0，3
，
…
，bl
0，n-2
和bl
0，n-1
的电流，并根据读取的电流判断出对应的数据。
[0057]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。