内存信号线时延补偿方法与流程

[0001]
本发明涉及信号传输技术领域，尤其涉及一种内存信号线时延补偿方法。


背景技术：

[0002]
ddr(双倍速率同步动态随机存储器)是用来存储计算机正在运行的程序和程序运行过程中的数据的介质，是计算机系统中一个不可或缺的组成部分，随着计算机处理器计算速度的提高，ddr的运行速率也相应提高，这对处理器的ddr的走线的要求越来越严格。
[0003]
ddr信号的采样方式是以dqs为采样信号，对一个字节的数据进行采样。这种采样方式要求一个字节内的信号时延要控制在一定的范围内，确保被采样的信号群有足够大的采样时间窗口，以便采样信号进行采样。
[0004]
传统的ddr走线设计方法需要上进行等长绕线，以确保ddr走线时延相同。但是，这种设计方法对于信号密集，走线复杂度高的情况来说，需要增加额外的叠层进行时延等长绕线，这无疑导致了成本的增加。


技术实现要素：

[0005]
本发明提供的内存信号线时延补偿方法，能够在确保内存信号线时延的前提下，减少等长绕线，降低设计的难度，减少成本。
[0006]
本发明提供一种内存信号线时延补偿方法，包括：
[0007]
依据内存信号的输入位置和输出位置，设置多根内存信号线；
[0008]
依据所述多根内存信号线的走线参数，确定所述多根内存信号线的时延；
[0009]
依据所述多根内存信号线的时延，确定所述多根内存信号线各自对应的第一补偿值；
[0010]
将所述第一补偿值保存，以依据所述第一补偿值补偿对应的所述内存信号线的时延。
[0011]
可选地，依据所述多根内存信号线的走线参数，确定所述多根内存信号线的时延包括：
[0012]
对所述多根信号线的s参数进行提取；
[0013]
依据所述s参数对所述多根信号线进行时域仿真；
[0014]
依据所述时域仿真结果，确定所述多根内存信号线各自对应的时延。
[0015]
可选地，依据所述多根内存信号线的走线参数，确定所述多根内存信号线的时延包括：
[0016]
由所述多根信号线的输入端输入信号；
[0017]
由所述多根信号线的输出端读取信号并依据读取的信号确定所述多根内存信号线的时延。
[0018]
可选地，依据所述多根内存信号线的时延，确定所述多根内存信号线各自对应的第一补偿值包括：
[0019]
将所述多根内存信号线各自对应的时延取相反数，以所述相反数作为对应的内存信号线的第一补偿值。
[0020]
可选地，还包括：
[0021]
以所述第一补偿值对通过所述内存信号线传输的信号进行补偿，以形成补偿信号；
[0022]
依据所述补偿信号进行内存训练，以得到第二补偿值；
[0023]
将所述第二补偿值进行保存，以依据所述第二补偿值和所述第一补偿值对所述内存信号线进行补偿。
[0024]
可选地，依据所述第二补偿值和所述第一补偿值对所述内存信号线进行补偿包括：
[0025]
将所述第一补偿值和第二补偿值进行累加，将累加结果作为对应的内存信号线的补偿值。
[0026]
可选地，将所述第一补偿值保存包括：将所述第一补偿值保存至基本输入输出系统bios的寄存器中。
[0027]
可选地，依据内存信号的输入位置和输出位置，设置多根内存信号线：所述内存信号线依据输入位置和输出位置，以最短的长度进行设置。
[0028]
可选地，依据内存信号的输入位置和输出位置，设置多根内存信号线包括：
[0029]
依据芯片的封装基板上内存信号的输入位置和输出位置，在所述封装基板上设置多根内存信号线；
[0030]
和/或，依据主板上的内存信号的输入位置和输出位置，在所述主板上设置多根内存信号线。
[0031]
可选地，所述第一补偿值包括：
[0032]
第一子补偿值，用于补偿所述封装基板上的多根内存信号线的时延；和/或，
[0033]
第二子补偿值，用于补偿所述主板上的多根内存信号线的时延。
[0034]
在本发明提供的技术方案中，在多根内存信号线设置完成后，对多根信号线的时延进行确定，依据确定后的时延，得到每根信号线的补偿值，并采用补偿值对对应的信号线进行补偿，从而，能够使多根信号线的数据进行同步。采用本发明提供的技术方案时，可以无需考虑内存信号线的等长绕线，专注于信号的扇出，从而，降低设计难度。同时，在不考虑内存信号线的等长绕线时，能够减少内存信号线的长度，节约布线的面积，降低成本。
附图说明
[0035]
图1为本发明一实施例内存信号线时延补偿方法的流程图；
[0036]
图2为本发明另一实施例内存信号线时延补偿方法中确定时延的流程图；
[0037]
图3为本发明另一实施例内存信号线时延补偿方法中确定时延的流程图；
[0038]
图4为现有技术中的等长绕线的布局示意图；
[0039]
图5为应用本发明技术方案的内存信号线的布局示意图。
具体实施方式
[0040]
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例
中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0041]
本发明实施例提供一种内存信号线时延补偿方法，如图1所示，包括：
[0042]
步骤100，依据内存信号的输入位置和输出位置，设置多根内存信号线；
[0043]
在一些实施例中，内存信号的输入位置和输出位置为内存信号的输入管脚或输出管脚所在的位置，例如，芯片封装基板上对应芯片读取或写入内存数据的管脚的位置以及芯片封装基板上对应主板发送或接收内存数据的管脚的位置为封装基板上的输入位置和输出位置；又例如，主板上对应处理器读取或写入内存数据的管脚对应的位置以及主板上对应内存的pin脚为主板上的输入位置和输出位置。多根信号线通常可以为传输一个字节数据的信号线，例如8根信号线。当然，也可以为传输多于一个字节数据的信号线，例如16根或32根等。当然，也可以为传输少于一个字节数据的信号线，例如4根。
[0044]
步骤200，依据所述多根内存信号线的走线参数，确定所述多根内存信号线的时延；
[0045]
在一些实施例中，确定所述多根内存信号线的时延可以采用仿真的形式，也可以采用实际传输信号进行测量的形式。走线参数可以包括s参数，在提取s参数时，提取频率要求至少满足基频的5倍。时延信息是指的每根信号线对dqs的时延差值。
[0046]
步骤300，依据所述多根内存信号线的时延，确定所述多根内存信号线各自对应的第一补偿值；
[0047]
在一些实施例中，步骤200中得到的时延差值是指每根信号线传输的信号相对于dqs的提前或滞后的差值。第一补偿值用来对该时延进行补偿，使每根信号线传输的信号线与dqs的时延差值在预定的阈值范围内。预定的阈值范围通常与信号频率有关，当信号频率越高时，预定的阈值范围应当越小，信号频率越低时，预定的阈值范围应当越大。
[0048]
步骤400，将所述第一补偿值保存，以依据所述第一补偿值补偿对应的所述内存信号线的时延。
[0049]
在一些实施例中，将第一补偿值保存在非易失性存储器中，第一补偿值将作为内存信号传输的固有参数，以第一补偿值对内存信号进行补偿后，使内存信号与dqs信号同步。
[0050]
在本实施例提供的技术方案中，在多根内存信号线设置完成后，对多根信号线的时延进行确定，依据确定后的时延，得到每根信号线的补偿值，并采用补偿值对对应的信号线进行补偿，从而，能够使多根信号线的数据进行同步。采用本实施例提供的技术方案时，可以无需考虑内存信号线的等长绕线，专注于信号的扇出，从而，降低设计难度。同时，在不考虑内存信号线的等长绕线时，能够减少内存信号线的长度，节约布线的面积，降低成本。如图4所示，图4中的内存信号线在布局过程中，需要考虑时延的问题，因此，通过等长绕线的形式将每根信号线的长度保持基本一致的状态，这种方式会增加每根信号线的长度，同时占用更多的面积，增加了设计的难度和成本。如图5所示，图5为采用本实施例的技术方案时可以选用的一种内存信号线的布局方式，在布局过程中，不需要考虑每根信号线的长度，只专注于信号的扇出，在完成布局之后通过第一补偿值对信号进行补偿，从而使信号同步。
[0051]
在图1所示的实施例基础上，如图2所示，步骤200还可以包括：
[0052]
步骤211，对所述多根信号线的s参数进行提取；
[0053]
在一些实施例中，s参数即为散射参数，s参数描述了传输通道的特性，在进行串行链路分析的时候，获得通道的准确s参数是一个很重要的环节，通过s参数，我们能看到传输通道的几乎全部特性。信号完整性关注的大部分问题，例如信号的反射，串扰，损耗，都可以从s参数中找到有用的信息。在对多根信号线的s参数进行提取时，提取频率要求满足基频的5倍。
[0054]
步骤212，依据所述s参数对所述多根信号线进行时域仿真；
[0055]
在一些实施例中，由于仿真的目标是为了得到每根信号线的时延，因此，在进行时域仿真能够更加直观和有效的得到。
[0056]
步骤213，依据所述时域仿真结果，确定所述多根内存信号线各自对应的时延。
[0057]
在一些实施例中，仿真结果能够表明多根内存信号对于信号线的传输特性，得到多根内存信号线对应的时延。
[0058]
在本实施例中，通过时域仿真的方式得到时延的信息，无需对内存信号线进行实际的数据传输即可得到。
[0059]
在上述图1所示的实施例基础上，如图3所示，步骤200还可以包括：
[0060]
步骤221，由所述多根信号线的输入端输入信号；
[0061]
在一些实施例中，由多根信号线的输入端输入的信号可以为与实际的读写信号相同的高频信号。
[0062]
步骤222，由所述多根信号线的输出端读取信号并依据读取的信号确定所述多根内存信号线的时延。
[0063]
在一些实施例中，在多根信号的读出端读取信号，读取的信号得到的时延即为内存信号线在实际工作过程中存在的时延。
[0064]
在本实施例中，由于多根信号线通过输入端输入信号，输出端读取信号的方式进行时延的判断，能够更加准确的得到时延的数据。
[0065]
在上述图1所示的实施例基础上，步骤300还可以包括：
[0066]
将所述多根内存信号线各自对应的时延取相反数，以所述相反数作为对应的内存信号线的第一补偿值。
[0067]
在一些实施例中，由于时延时指读取的信号相对于dqs的超前或滞后的时延差值，第一补偿值通常是补偿在信号发射端的，为了使信号输出端的时延符合要求，在信号发射端预先增加与时延相反数相等的第一补偿值即可。
[0068]
在上述的实施例1的基础上，在步骤400之后还包括：
[0069]
以所述第一补偿值对通过所述内存信号线传输的信号进行补偿，以形成补偿信号；在一些实施例中，第一补偿值对原始信号进行补偿后再通过内存信号线进行传输，能够使内存信号线的输出端输出的信号基本同步。
[0070]
依据所述补偿信号进行内存训练，以得到第二补偿值；在一些实施例中，由于内存信号的频率较高，对于时延的容忍度较低，因此，在每次开机上电时，需要在补偿信号的基础上进行内存训练，得到第二补偿值。
[0071]
将所述第二补偿值进行保存，以依据所述第二补偿值和所述第一补偿值对所述内存信号线进行补偿。在一些实施例中，第二补偿值可以保存在易失性存储器中。
[0072]
在本实施例中，通过第二补偿值进一步的对时延进行补偿，使内存信号的同步程度更高。在第一补偿值的基础上进行内存训练，能够使内存训练过程更快的收敛，提高计算第二补偿值的效率。另外，第一补偿值还能够使补偿信号的时延在内存训练的时延窗口内，避免由于内存信号的时延在内存训练的窗口外而难以得到第二补偿值。
[0073]
在上一实施例的基础上，依据所述第二补偿值和所述第一补偿值对所述内存信号线进行补偿包括：
[0074]
将所述第一补偿值和第二补偿值进行累加，将累加结果作为对应的内存信号线的补偿值。由于第一补偿值是针对内存信号线的固有参数，而第二补偿值是每次开机时进行内存训练得到的参数，两者累加，既能够对内存信号的快速补偿，又能够确保补偿的准确性。
[0075]
在图1所示的实施例基础上，步骤400还包括：将所述第一补偿值保存至基本输入输出系统bios的寄存器中。在一些实施例中，用于保存第一补偿值的寄存器既可以是在bios中新增的寄存器，也可以是bios中原有的备用寄存器。
[0076]
在图1所示的实施例的基础上，步骤100还包括：所述内存信号线依据输入位置和输出位置，以最短的长度进行设置。以最短的长度进行内存信号线的设置，有如下的优势：其一，减少内存信号线的长度，能够减少信号传输的损失和干扰，同时，还能够提高传输的效率。其二，能够减少内存信号线的使用以及面积的占用，降低原料成本。其三，能够降低设计难度和复杂度，能够提高产品的良率。
[0077]
在图1所示的实施例的基础上，步骤100还可以包括：
[0078]
依据芯片的封装基板上内存信号的输入位置和输出位置，在所述封装基板上设置多根内存信号线；在一些实施例中，封装基板是在芯片进行封装过程中对芯片进行支撑、保护以及信号传输的基板，对封装基板的走线采用上述的方式进行设置后完成封装的处理器，在使用过程中需要具有匹配的bios的主板进行使用。
[0079]
和/或，依据主板上的内存信号的输入位置和输出位置，在所述主板上设置多根内存信号线。在一些实施例中，主板是在计算机中承载芯片和内存等的基础，当采用前述的方式对主板上的内存信号线进行设置时，需要在主板的bios中写入第一补偿值。
[0080]
在前一实施例的基础上，所述第一补偿值包括：
[0081]
第一子补偿值，用于补偿所述封装基板上的多根内存信号线的时延；和/或，
[0082]
第二子补偿值，用于补偿所述主板上的多根内存信号线的时延。
[0083]
当第一补偿值仅具有第一子补偿值时，在bios中仅写入第一子补偿值，即仅需要对应第一子补偿值的一组寄存器，当第一补偿值仅具有第二子补偿值时，在bios中仅写入第二子补偿值，即仅需要对应第二子补偿值的一组寄存器。当第一子补偿值具有第一子补偿之和第二子补偿值时，可以采用两组寄存器分别存储第一子补偿值和第二子补偿值，也可以采用一组寄存器存储第一子补偿值和第二子补偿值的累加结果。
[0084]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。