静态随机存储器单元以及存储器的制作方法

本发明涉及微电子学领域，尤其涉及一种静态随机存储器单元以及存储器。

背景技术：

静态随机存储器因其良好的性能被广泛应用于电子设备。附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元。在现有技术的静态存储单元设计中，往往通过版图尺寸的改变或者工艺参数的变化来改变单元所能达到的电学参数。这往往需要多次制版，意味着更多的经济投入。而工艺参数的变动又会带来许多不确定的因素，因此如何降低工艺参数变动带来的成本，是现有技术需要解决的问题。

技术实现要素：

本发明所要解决的技术问题是，提供一种静态随机存储器单元以及存储器，能够降低改变电学参数工艺的成本。

为了解决上述问题，本发明提供了一种静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述静态随机存储器单元选取以下三种设置方式中的至少一种：所述第一上拉晶体管和第二上拉晶体管设置为具有背栅结构，所述背栅电学连接第一电平；所述第一下拉晶体管和第二下拉晶体管设置为具有背栅的全耗尽soi结构，所述背栅电学连接第二电平；以及所述第一传输晶体管和第二传输晶体管设置为具有背栅的全耗尽soi结构，所述背栅电学连接第三电平。

可选的，所述静态随机存储器单元同时采取三种设置方式。

可选的，所述背栅结构采用全耗尽soi衬底制作。

本发明还提供了一种静态随机存储器，包括上述任一所述的静态随机存储器单元。

本发明在原有传统6管存储单元的基础上添加背栅结构连接电位，通过调节背栅来调节晶体管沟道的导电能力，可以在不改变版图尺寸的情况下实现电学参数调节的目的，降低了研发成本。

附图说明

附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元电路图。

附图2所示是本具体实施方式所述静态随机存储器单元的电路图。

附图3所示是以一种典型的全耗尽soi结构的晶体管剖面结构图。

附图4a给出的是n型晶体管背栅偏压分别为0.3v、0v、以及-0.3v的情况下，id和vg的变化曲线。

附图4b给出的是p型晶体管背栅偏压分别为0.3v、0v、以及-0.3v的情况下，id和vg的变化曲线。

具体实施方式

下面结合附图对本发明提供的静态随机存储器单元以及存储器的具体实施方式做详细说明。

附图2所示是本具体实施方式所述静态随机存储器单元的电路图，包括电学串联的第一传输晶体管pg1和第二传输晶体管pg2。所述第一传输晶体管pg1和第二传输晶体管pg2均为n型晶体管。并联在第一传输晶体管pg1和第二传输晶体管pg2之间的两个对置互锁的第一和第二反相器。所述第一反相器由p型的第一上拉晶体管pu1和n型的第一下拉晶体管pd1构成，所述第二反相器由p型的第二上拉晶体管pu2和n型的第二下拉晶体管pd2构成。

继续参考附图2，在本具体实施方式中，所述第一上拉晶体管pu1和第二上拉晶体管设pu2置为具有背栅结构，所述背栅电学连接第一电平v1；所述第一下拉晶体管pd1和第二下拉晶体管pd2设置为具有背栅的全耗尽soi结构，所述背栅电学连接第二电平v2；所述第一传输晶体管pg1和第二传输晶体管pg2设置为具有背栅的全耗尽soi结构，所述背栅电学连接第三电平v3。

第一下拉晶体管pd1和第二下拉晶体管pd2、第一传输晶体管pg1和第二传输晶体管pg2是n型晶体管，在背栅加正电压时，阈值电压变小，导通能力变强。随着正电压的增大阈值电压进一步减小，导通能力变得更强。在背栅加负电压时，随着负电压的增大(比如从-2到-4)阈值电压增大，导通能力变弱。附图4a给出的是n型晶体管背栅偏压分别为0.3v、0v、以及-0.3v的情况下，id和vg的变化曲线，可以看出随着背栅偏压的增大，导通能力变得更强。

第一上拉晶体管pu1和第二上拉晶体管设pu2是p型晶体管，在背栅加负电压时，阈值电压变小，导通能力增强，随着负电压的增大(比如从-2到-4)阈值电压进一步减小，导通能力变得更强。在背栅加正电压时，随着正电压的增大，阈值电压变大，导通能力变弱。附图4b给出的是p型晶体管背栅偏压分别为0.3v、0v、以及-0.3v的情况下，id和vg的变化曲线，可以看出随着背栅偏压的降低，导通能力变得更强。

由上述的原理叙述可以看出，在三个可变电压的作用下改变晶体管的电学特性，在不改变单元对称特性下改变三种类型晶体管(传输管、上拉管、下拉管)的阈值电压和导通能力之比从而实现单元特征指标的变化。由于改变是对称性的，因此在其他的具体实施方式中，也可以根据设计需要将上述三种设置方式择一或者择二设置，也可以达到电学参数调节的目的。

在本具体实施方式中，作为优选的技术方案，所述第一传输晶体管pg1和第二传输晶体管pg2、上拉晶体管pu1和下拉晶体管pd1、上拉晶体管pu2和下拉晶体管pd2等6个晶体管的背栅结构选择采用全耗尽soi衬底来实现。典型的全耗尽soi结构的晶体管剖面结构图如图3所示。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

技术特征：

1.一种静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，其特征在于，所述静态随机存储器单元选取以下三种设置方式中的至少一种：

所述第一上拉晶体管和第二上拉晶体管设置为具有背栅结构，所述背栅电学连接第一电平；

所述第一下拉晶体管和第二下拉晶体管设置为具有背栅的全耗尽soi结构，所述背栅电学连接第二电平；以及

所述第一传输晶体管和第二传输晶体管设置为具有背栅的全耗尽soi结构，所述背栅电学连接第三电平。

2.根据权利要求1所述的静态随机存储器单元，其特征在于，所述静态随机存储器单元同时采取三种设置方式。

3.根据权利要求1所述的静态随机存储器单元，其特征在于，所述背栅结构采用全耗尽soi衬底制作。

4.一种静态随机存储器，包括权利要求1-3中任一所述的静态随机存储器单元。

技术总结
一种静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述静态随机存储器单元的晶体管采用背栅晶体管。本发明在原有传统6管存储单元的基础上添加背栅结构连接电位，通过调节背栅来调节晶体管沟道的导电能力，可以在不改变版图尺寸的情况下实现电学参数调节的目的，降低了研发成本。

技术研发人员：陈静;吕迎欢;葛浩;谢甜甜;王青
受保护的技术使用者：中国科学院上海微系统与信息技术研究所;上海华力微电子有限公司
技术研发日：2020.12.15
技术公布日：2021.03.30