半导体存储装置的制作方法

半导体存储装置
[0001]
相关申请的引用
[0002]
本申请以2019年9月3日申请的现有的日本专利申请第2019-160266号的优先权的利益为基础，且追求其利益，其内容整体通过引用包含在本文中。
技术领域
[0003]
本实施方式涉及一种半导体存储装置。


背景技术：

[0004]
已知具备包含存储器晶体管的多个存储器串的半导体存储装置。


技术实现要素：

[0005]
本发明的实施方式提供一种能够适宜地控制的半导体存储装置。
[0006]
一实施方式的半导体存储装置具备：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；第3存储器串，包含第3存储器晶体管；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第3位线，连接于第3存储器串；字线，连接于第1存储器晶体管、第2存储器晶体管及第3存储器晶体管的栅极电极；以及控制电路，对第1存储器晶体管、第2存储器晶体管及第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。
[0007]
一实施方式的半导体存储装置具备：存储器晶体管；字线，连接于存储器晶体管的栅极电极；周边电路，对存储器晶体管进行编程动作；以及电源电极，能够对周边电路供给电源电压。周边电路从编程动作的第1时点至第2时点，对字线供给编程电压。在第1时点与第2时点之间的第3时点，电源电极中流通的电流上升，在第3时点与第2时点之间的第4时点，电源电极中流通的电流下降。
[0008]
一实施方式的半导体存储装置具备：多个存储器串，包含存储器晶体管；多条位线，连接于多个存储器串；字线，共通连接于多个存储器串中所包含的多个存储器晶体管的栅极电极；以及周边电路，连接于多条位线及字线。周边电路具备：多个第1晶体管，连接于多条位线；第1电压供给线，共通连接于多个第1晶体管；多个第2晶体管，连接于多条位线；第2电压供给线，共通连接于多个第2晶体管；多个锁存电路，连接于多个第1晶体管的栅极电极及多个第2晶体管的栅极电极；以及锁存电路控制线，共通连接于多个锁存电路。在对于存储器晶体管的编程动作的第1时点，将第1电压传输至第1电压供给线，将第2电压传输至第2电压供给线，在比第1时点靠后的第2时点，字线的电压上升，在比第1时点靠后的第3时点，进行锁存电路控制线的上升或下降，在比第2时点及第3时点靠后的第4时点，进行锁存电路控制线的上升或下降，在比第4时点靠后的第5时点，字线的电压下降。
附图说明
[0009]
图1是表示存储器系统10的构成的示意性框图。
[0010]
图2是表示存储器晶粒md的构成的示意性框图。
[0011]
图3是表示存储单元阵列mca的构成的示意性电路图。
[0012]
图4是表示感测放大器模块sam的构成的示意性电路图。
[0013]
图5是表示感测放大器sa的构成的示意性电路图。
[0014]
图6是表示存储器晶粒md的构成的示意性俯视图。
[0015]
图7是表示存储单元阵列mca的构成的示意性俯视图。
[0016]
图8是表示存储单元阵列mca的构成的示意性剖视图。
[0017]
图9是表示存储单元mc的构成的示意性剖视图。
[0018]
图10(a)～(c)是用来对记录在存储单元mc中的数据进行说明的示意性图。
[0019]
图11是用来对读出动作进行说明的示意性剖视图。
[0020]
图12是用来对写入序列进行说明的示意性流程图。
[0021]
图13是用来对编程动作进行说明的示意性剖视图。
[0022]
图14是用来对验证动作进行说明的示意性剖视图。
[0023]
图15是表示在写入序列时供给至选择字线wl的电压的示意性曲线图。
[0024]
图16是用来对编程动作进行说明的示意性时序图。
[0025]
图17是用来对验证动作进行说明的示意性时序图。
具体实施方式
[0026]
其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并不意图限定本发明地进行表示。
[0027]
另外，在本说明书中言及“半导体存储装置”时，存在是指存储器晶粒的情况，也存在是指存储器芯片、存储卡、ssd(solid state drive，固态驱动器)等包含控制晶粒的存储器系统的情况。进而，也存在是指智能手机、平板终端、个人计算机等包含主计算机的构成。
[0028]
另外，在本说明书中，在言及第1构成“电连接于”第2构成时，第1构成既可直接连接于第2构成，第1构成也可经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(off)状态，第1个晶体管也“电连接”于第3个晶体管。
[0029]
另外，在本说明书中，在言及第1构成“连接于”第2构成及第3构成“之间”时，存在是指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。
[0030]
另外，在本说明书中，在言及电路等使2个配线等“导通”时，例如，存在是指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径，且该晶体管等为接通(on)状态的情况。
[0031]
[存储器系统10]图1是表示第1实施方式的存储器系统10的构成的示意性框图。
[0032]
存储器系统10根据从主计算机20发送的信号，进行用户数据的读出、写入、删除等。存储器系统10例如是存储器芯片、存储卡、ssd或能够存储其它用户数据的系统。存储器系统10具备存储用户数据的多个存储器晶粒md、以及连接于这些多个存储器晶粒md及主计
算机20的控制晶粒cd。控制晶粒cd例如具备处理器、ram(random access memory，随机存取存储器)、rom(read only memory，只读存储器)、ecc(error correcting code，错误校正码)电路等，且进行逻辑地址与实体地址的转换、比特错误检测/订正、耗损平均等处理。
[0033]
图2是表示第1实施方式的存储器晶粒md的构成的示意性框图。图3～图5是表示存储器晶粒md的部分构成的示意性电路图。
[0034]
如图2所示，存储器晶粒md具备存储数据的存储单元阵列mca、及连接于存储单元阵列mca的周边电路pc。
[0035]
[存储单元阵列mca]存储单元阵列mca具备多个存储器块mb。这些多个存储器块mb如图3所示，分别具备多个串单元su。这些多个串单元su分别具备多个存储器串ms。这些多个存储器串ms的一端分别经由位线bl连接于周边电路pc。另外，这些多个存储器串ms的另一端分别经由共通的源极线sl连接于周边电路pc。
[0036]
存储器串ms具备串联连接于位线bl及源极线sl之间的漏极选择晶体管std、多个存储单元mc、及源极选择晶体管sts。以下，存在将漏极选择晶体管std及源极选择晶体管sts简称为选择晶体管(std、sts)的情况。
[0037]
本实施方式的存储单元mc是具备作为通道区域发挥功能的半导体层、包含电荷蓄积膜的栅极绝缘膜、及栅极电极的电场效应型晶体管(存储器晶体管)。存储单元mc的阈值电压根据电荷蓄积膜中的电荷量变化。存储单元mc存储1比特或多比特的数据。此外，在与1个存储器串ms对应的多个存储单元mc的栅极电极分别连接着字线wl。这些字线wl分别共通连接于1个存储器块mb中的所有存储器串ms。
[0038]
选择晶体管(std、sts)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的电场效应型晶体管。在选择晶体管(std、sts)的栅极电极分别连接着选择栅极线(sgd、sgs)。漏极选择线sgd与串单元su对应地设置，且共通连接于1个串单元su中的所有存储器串ms。源极选择线sgs共通连接于1个存储器块mb中的所有存储器串ms。
[0039]
[周边电路pc]周边电路pc如图2所示，具备行解码器rd、感测放大器模块sam、电压产生电路vg、及定序器sqc。另外，周边电路pc具备地址寄存器adr、指令寄存器cmr、及状态寄存器str。另外，周边电路pc具备输入输出控制电路i/o、及逻辑电路ctr。
[0040]
行解码器rd例如具备解码电路及开关电路。解码电路将保存在地址寄存器adr中的行地址ra解码。开关电路根据解码电路的输出信号，使与行地址ra对应的字线wl及选择栅极线(sgd、sgs)和对应的电压供给线导通。
[0041]
感测放大器模块sam如图4所示，具备与多条位线bl对应的多个感测放大器单元sau。感测放大器单元sau具备连接于位线bl的感测放大器sa、连接于感测放大器sa的配线lbus、及连接于配线lbus的锁存电路sdl、adl、bdl、cdl。各感测放大器单元sau内的配线lbus经由开关晶体管dsw连接于配线dbus。此外，感测放大器单元sau也可以具备连接于配线lbus的更多锁存电路。
[0042]
如图5所示，感测放大器sa具备根据位线bl中流通的电流来将配线lbus的电荷放电的感测晶体管31。感测晶体管31的源极电极连接于接地电压供给端子。漏极电极经由开关晶体管32连接于配线lbus。栅极电极经由感测节点sen、放电晶体管33、节点com、箝位晶体管34及耐压晶体管35连接于位线bl。感测节点sen经由充电晶体管36及充电晶体管37连接于电压供给线v
dd
，经由电容器38连接于内部控制信号clk。节点com经由充电晶体管39及
充电晶体管37连接于电压供给线v
dd
，经由放电晶体管40连接于电压供给线v
src
。
[0043]
感测晶体管31、开关晶体管32、放电晶体管33、箝位晶体管34、充电晶体管36、充电晶体管39及放电晶体管40例如是增强型nmos(n-channel metal oxide semiconductor，n型金氧半导体)晶体管。耐压晶体管35例如是空乏型nmos晶体管。充电晶体管37例如是pmos(p-channel metal oxide semiconductor，p型金氧半导体)晶体管。
[0044]
开关晶体管32的栅极电极连接于信号线stb。放电晶体管33的栅极电极连接于信号线xxl。箝位晶体管34的栅极电极连接于信号线blc。耐压晶体管35的栅极电极连接于信号线bls。充电晶体管36的栅极电极连接于信号线hll。充电晶体管37的栅极电极连接于锁存电路sdl的节点inv。充电晶体管39的栅极电极连接于信号线blx。放电晶体管40的栅极电极连接于锁存电路sdl的节点inv。信号线stb、xxl、blc、bls、hll、blx连接于定序器sqc。
[0045]
锁存电路sdl具备节点lat及inv、并联连接于这些节点lat及inv的反相器41及42、连接于节点lat及配线lbus的开关晶体管43、以及连接于节点inv及配线lbus的开关晶体管44。开关晶体管43及44例如是nmos晶体管。开关晶体管43的栅极电极经由信号线sti连接于定序器sqc。开关晶体管44的栅极电极经由信号线stl连接于定序器sqc。
[0046]
锁存电路adl、bdl、cdl与锁存电路sdl大致同样地构成。但是，虽然锁存电路sdl的节点lat或节点inv连接于感测放大器sa，但是锁存电路adl、bdl、cdl中与节点lat或节点inv对应的构成不连接于感测放大器sa。
[0047]
例如，如图4所示，开关晶体管dsw是nmos晶体管。开关晶体管dsw连接于配线lbus及配线dbus之间。开关晶体管dsw的栅极电极经由信号线dbs连接于定序器sqc。
[0048]
此外，如图4所例示，所述信号线stb、hll、xxl、blx、blc、bls分别在感测放大器模块sam中所包含的所有感测放大器单元sau之间共通连接。另外，所述电压供给线v
dd
及电压供给线v
src
分别在感测放大器模块sam中所包含的所有感测放大器单元sau之间共通连接。另外，锁存电路sdl的信号线sti及信号线stl分别在感测放大器模块sam中所包含的所有感测放大器单元sau之间共通连接。同样地，锁存电路adl、bdl、cdl中与信号线sti及信号线stl对应的信号线ati、atl、bti、btl、cti、ctl分别在感测放大器模块sam中所包含的所有感测放大器单元sau之间共通连接。另外，所述信号线dbs分别与感测放大器模块sam中所包含的所有感测放大器单元sau对应地设置多条。
[0049]
另外，感测放大器模块sam具备未图示的高速缓冲存储器、解码电路及开关电路。高速缓冲存储器具备分别连接于多条配线dbus的多个锁存电路xdl(图2)。解码电路将保存在地址寄存器adr中的列地址ca解码。开关电路根据解码电路的输出信号，使与列地址ca对应的锁存电路xdl与总线db导通。
[0050]
电压产生电路vg(图2)例如具备电荷泵电路等升压电路、调节器等降压电路、及未图示的多条电压供给线。另外，所述升压电路及降压电路分别连接于电源电压供给端子v
cc
、v
ss
。电压产生电路vg根据来自定序器sqc的内部控制信号使电源电压供给端子v
cc
－v
ss
间的电压升压或降压，产生对于存储单元阵列mca的读出动作、写入序列及删除序列时供给至位线bl、源极线sl、字线wl及选择栅极线(sgd、sgs)的多种动作电压，从多条电压供给线同时输出。
[0051]
定序器sqc将保存在指令寄存器cmr中的指令数据cmd依次解码，将内部控制信号输出至行解码器rd、感测放大器模块sam、及电压产生电路vg。另外，定序器sqr将适当表示
自身的状态之状态数据输出至状态寄存器str。例如，在执行写入序列或删除序列时，将表示写入序列或删除序列是否正常结束的信息作为状态数据输出。
[0052]
输入输出控制电路i/o具备数据输入输出端子i/o0～i/o7、连接于这些数据输入输出端子i/o0～i/o7的移位寄存器、连接于该移位寄存器的fifo(first in first out，先进先出)缓冲器。输入输出控制电路i/o根据来自逻辑电路ctr的内部控制信号，将从数据输入输出端子i/o0～i/o7输入的数据输出至感测放大器模块sam内的锁存电路xdl、地址寄存器adr或指令寄存器cmr。另外，将从锁存电路xdl或状态寄存器str输入的数据输出至数据输入输出端子i/o0～i/o7。
[0053]
逻辑电路ctr经由外部控制端子/cen、cle、ale、/we、/re从控制晶粒cd接收外部控制信号，根据该外部控制信号将内部控制信号输出至输入输出控制电路i/o。
[0054]
接下来，参照图6～图9，对本实施方式的半导体存储装置的构成例进行说明。图6是本实施方式的半导体存储装置的示意性俯视图。图7是由图6的a所示部分的示意性放大图。图8是将图7所示的构造以b-b'线切断，从箭头方向观察的示意性剖视图。图9是图8的示意性放大图。此外，图6～图9表示示意性构成，具体构成能够适当变更。另外，在图6～图9中，省略了部分构成。
[0055]
如图6所示，本实施方式的半导体存储装置具备半导体衬底100。在图示的例子中，在半导体衬底100设置着排列在x方向的2个存储单元阵列mca。另外，在沿着存储单元阵列mca的x方向两端部在y方向延伸的区域设置着行解码器rd。另外，在沿着存储单元阵列mca的y方向端部在x方向延伸的区域设置着感测放大器模块sam。在设置着感测放大器模块sam的区域的x方向两端部附近的区域设置着构成行解码器rd的一部分的驱动器电路drv。另外，在这些区域外侧的区域，设置着电压产生电路vg、定序器sqc、输入输出控制电路i/o及逻辑电路ctr。
[0056]
存储单元阵列mca具备排列在y方向的多个存储器块mb。如图7所示，存储器块mb具备排列在y方向的2个子块构造sb。另外，在y方向上相邻的2个子块构造sb之间设置着在x方向延伸的块间构造st。2个存储器块mb中所包含的字线wl介隔块间构造st电绝缘。
[0057]
子块构造sb具备排列在y方向的2个串单元su、及设置在这些2个串单元su之间的子块间绝缘层she。
[0058]
如图8所例示，串单元su具备设置在半导体衬底100上方的多个导电层110、多个半导体层120、以及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。
[0059]
半导体衬底100例如是包含p型杂质的单晶硅(si)等半导体衬底。在半导体衬底100的表面的一部分，设置着包含磷(p)等n型杂质的n型阱。另外，在n型阱的表面的一部分，设置着包含硼(b)等p型杂质的p型阱。
[0060]
导电层110是在x方向延伸的大致板状的导电层，且在z方向排列着多个。导电层110例如可以包含氮化钛(tin)及钨(w)的积层膜等，也可以包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间设置着氧化硅(sio2)等绝缘层111。
[0061]
多个导电层110中位于最下层的一个或多个导电层110作为源极选择线sgs(图3)及连接于源极选择线sgs的多个源极选择晶体管sts的栅极电极发挥功能。另外，位于较其靠上方的多个导电层110作为字线wl(图3)及连接于字线wl的多个存储单元mc(图3)的栅极
电极发挥功能。另外，位于较其靠上方的一个或多个导电层110作为漏极选择线sgd及连接于漏极选择线sgd的多个漏极选择晶体管std(图3)的栅极电极发挥功能。
[0062]
如图7所例示，半导体层120在x方向及y方向配设着多个。半导体层120例如是非掺杂的多晶硅(si)等半导体膜。例如，如图8所例示，半导体层120具有大致圆筒状的形状，在中心部分设置着氧化硅等绝缘膜121。另外，半导体层120的外周面分别由导电层110包围。半导体层120的下端部经由非掺杂的单晶硅等半导体层122连接于半导体衬底100的p型阱。半导体层122介隔氧化硅等绝缘层123而与导电层110对向。半导体层120的上端部经由包含磷(p)等n型杂质的半导体层124、接点ch及cb连接于位线bl。半导体层120分别作为1个存储器串ms(图3)中所包含的多个存储单元mc及漏极选择晶体管std的通道区域发挥功能。半导体层122作为源极选择晶体管sts的部分通道区域发挥功能。
[0063]
例如，如图9所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷蓄积膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如是氧化硅等绝缘膜。电荷蓄积膜132例如是氮化硅(sin)等能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在z方向延伸。
[0064]
此外，图9表示了栅极绝缘膜130具备氮化硅等电荷蓄积膜132的示例，但栅极绝缘膜130例如也可以具备包含n型或p型杂质的多晶硅等浮动栅极。
[0065]
例如，如图8所示，块间构造st包含在z方向延伸的导电层li、以及设置在该导电层li及多个导电层110之间的绝缘层sw。
[0066]
导电层li是在z方向及x方向延伸的大致板状的导电层，作为源极线sl的一部分发挥功能。导电层li例如可以包含氮化钛(tin)及钨(w)的积层膜等，也可以包含含有磷或硼等杂质的多晶硅等，也可以包含硅化物等。绝缘层sw例如是氧化硅(sio2)等绝缘层。
[0067]
[存储单元mc的阈值电压]接下来，参照图10，对存储单元mc的阈值电压进行说明。图10(a)是用来对存储单元mc的阈值电压进行说明的示意性柱状图。横轴表示字线wl的电压，纵轴表示存储单元mc的数量。图10(b)是存储单元mc的阈值电压及记录在存储单元mc中的数据的一例。图10(c)是存储单元mc的阈值电压及记录在存储单元mc中的数据的另一例。
[0068]
如上所述，存储单元阵列mca具备多个存储单元mc。在对这些多个存储单元mc执行写入序列的情况下，这些存储单元mc的阈值电压被控制为多种状态。图10(a)表示了控制为8种状态的存储单元mc的阈值电压的分布。例如，控制为a状态的存储单元mc的阈值电压大于图10(a)的读出电压v
cgar
及验证电压v
vfya
，小于读出电压v
cgbr
及验证电压v
vfyb
。另外，所有存储单元mc的阈值电压小于图10(a)的读出通路电压v
read
。
[0069]
在本实施方式中，通过将存储单元mc调整为8种状态，将3比特的数据记录在各存储单元mc。
[0070]
例如，er状态与最低的阈值电压(删除状态的存储单元mc的阈值电压)对应。对与er状态对应的存储单元mc例如分配数据“111”。
[0071]
另外，a状态与比对应于所述er状态的阈值电压高的阈值电压对应。对与a状态对应的存储单元mc例如分配数据“101”。
[0072]
另外，b状态与比对应于所述a状态的阈值电压高的阈值电压对应。对与b状态对应的存储单元mc例如分配数据“001”。
[0073]
以下，同样地，图中的c状态～g状态与比对应于b状态～f状态的阈值电压高的阈值电压对应。对与这些分布对应的存储单元mc例如分配数据“011”、“010”、“110”、“100”、“000”。
[0074]
此外，在如图10(b)所例示的分配的情况下，下位比特的数据能够由1个读出电压v
cgdr
判别，中位比特的数据能够由3个读出电压v
cgar
、v
cgcr
、v
cgfr
判别，上位比特的数据能够由3个读出电压v
cgbr
、v
cger
、v
cggr
判别。存在将这样的数据分配称为1-3-3编码的情况。
[0075]
此外，记录在存储单元mc中的数据的比特数量、状态的数量、对于各状态的数据的分配等能够适当变更。
[0076]
例如，在如图10(c)所例示的分配的情况下，下位比特的数据能够由1个读出电压v
cgdr
判别，中位比特的数据能够由2个读出电压v
cgbr
、v
cgfr
判别，上位比特的数据能够由3个读出电压v
cgar
、v
cgcr
、v
cger
、v
cggr
判别。存在将这样的数据分配称为1-2-4编码的情况。
[0077]
[读出动作]接下来，参照图10及图11，对本实施方式的半导体存储装置的读出动作进行说明。图11是用来对读出动作进行说明的示意性剖视图。此外，在以下的说明中，对根据图10(b)的1-3-3编码分配数据的例子进行说明。
[0078]
在读出下位比特时，例如，如图11所示，使选择页p中所包含的多个选择存储单元mc选择性地与位线bl及源极线sl导通。例如，将接通电压v
on
供给至与选择页p对应的漏极选择线sgd及源极选择线sgs，使选择晶体管(std、sts)为接通状态。另外，将断开电压v
off
供给至除此以外的漏极选择线sgd及源极选择线sgs，使选择晶体管(std、sts)为断开状态。另外，将读出通路电压v
read
供给至与非选择页对应的非选择字线wl，使连接于非选择字线wl的所有存储单元mc为接通状态。
[0079]
另外，如图11所示，将读出电压v
cgdr
供给至与选择页p对应的选择字线wl。由此，与图10(a)的er状态～c状态对应的存储单元mc为接通状态，与d状态～g状态对应的存储单元mc为断开状态。
[0080]
另外，利用感测放大器sa，检测选择存储单元mc的接通状态/断开状态。例如，对图5的配线lbus进行充电，使信号线stl为“h”状态，使锁存电路sdl保存“h”。另外，使信号线hll、blx及blc为“h”状态，开始位线bl及感测节点sen的充电。另外，将信号线hll从“h”状态切换为“l”状态，将信号线xxl从“l”状态切换为“h”状态，将感测节点sen的电荷释放至位线bl。此处，连接于与接通状态的存储单元mc对应的位线bl的感测节点sen的电压相对较大幅度地减少。另一方面，连接于与断开状态的存储单元mc对应的位线bl的感测节点sen的电压减少幅度不太大。因此，通过在规定时点将信号线stb设为“h”状态而将配线lbus的电荷释放或维持，将信号线stl再次设为“h”状态，从而在与接通状态及断开状态的选择存储单元mc对应的锁存电路sdl中分别锁存“l”及“h”。
[0081]
然后，将锁存在锁存电路sdl中的数据输出。例如，将锁存在锁存电路sdl中的数据经由配线lbus、锁存电路xdl、总线db及输入输出控制电路i/o，传输至控制晶粒cd。控制晶粒cd对该数据进行比特错误检测/订正等，然后传输至主计算机20。
[0082]
在读出中位比特时，例如，使选择存储单元mc选择性地与位线bl及源极线sl导通。接下来，例如，将读出电压v
cgar
供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路adl。同样地，将读出电压v
cgcr
供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路
bdl。同样地，将读出电压v
cgfr
供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路cdl。接下来，在锁存电路adl、bdl、cdl间进行异或等运算处理，算出选择存储单元mc的中位比特的数据。然后，将所算出的数据输出。
[0083]
在读出上位比特时，例如，使选择存储单元mc选择性地与位线bl及源极线sl导通。接下来，例如，将读出电压v
cgbr
供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路adl。同样地，将读出电压v
cger
供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路bdl。同样地，将读出电压v
cggr
供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路cdl。接下来，在锁存电路adl、bdl、cdl间进行异或等运算处理，算出选择存储单元mc的上位比特的数据。然后，将所算出的数据输出。
[0084]
[写入序列]接下来，参照图12～图15，对半导体存储装置的写入序列进行说明。写入序列包含编程动作及验证动作。图12是用来对写入序列进行说明的示意性流程图。图13是用来对编程动作进行说明的示意性剖视图。图14是用来对验证动作进行说明的示意性剖视图。图15是表示在写入序列时供给至选择字线wl的电压的示意性曲线图。
[0085]
在步骤s101中，例如，如图12所示，将循环次数n设定为1。循环次数n记录在寄存器等中。
[0086]
在步骤s102中，进行编程动作。
[0087]
在编程动作时，例如，对连接于进行阈值电压调整的存储单元mc的位线bl与连接于未进行阈值电压调整的存储单元mc的位线bl供给不同的电压。例如，将与前者对应的锁存电路sdl(图5)的节点lat设为“h”，将与后者对应的锁存电路sdl的节点lat设为“l”。另外，将信号线blx、blc设为“h”。对与前者对应的位线bl，例如经由接地电压供给端子供给接地电压。对与后者对应的位线bl，例如经由电压供给线v
dd
供给规定的编程禁止电压。
[0088]
另外，如图13所示，使进行阈值电压调整的存储单元mc选择性地与位线bl导通。例如，对与选择页p对应的漏极选择线sgd供给接通电压v
on
'，对除此以外的漏极选择线sgd供给断开电压v
off
。接通电压v
on
'例如也可以小于图11的接通电压v
on
。由此，与被供给有接地电压的位线bl对应的漏极选择晶体管std为接通状态，与被供给有编程禁止电压的位线bl对应的漏极选择晶体管std为断开状态。另外，对与非选择页对应的非选择字线wl供给写入通路电压v
pass
。写入通路电压v
pass
例如大于图11的读出通路电压v
read
。
[0089]
另外，如图13所示，将编程电压v
pgm
供给至选择字线wl。编程电压v
pgm
大于写入通路电压v
pass
。由此，将电子蓄积在所期望的存储单元mc的电荷蓄积膜132(图9)，存储单元mc的阈值电压增大。
[0090]
在步骤s103(图12)中，进行验证动作。在验证动作时，例如，如图14所示，与读出动作同样地，使选择存储单元mc选择性地与位线bl及源极线sl导通。接下来，例如，将验证电压v
vfya
、v
vfyb
、v
vfyc
、v
vfyd
、v
vfye
、v
vfyf
及v
vfyg
(图10(a))的至少一个供给至选择字线wl，检测选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路xdl。
[0091]
此外，例如，如图15所示，在1次验证动作中，也可以将大小互不相同的多个验证电压依次供给至选择字线wl。例如，在选择页p中包含与a状态～c状态对应的多个存储单元mc时等，在1次验证动作中，也可以执行下述动作。例如，使选择存储单元mc选择性地与位线bl及源极线sl导通。接下来，将验证电压v
vfya
供给至选择字线wl，检测与a状态对应的选择存
储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路adl、bdl、cdl的任一个。接下来，将验证电压v
vfyb
供给至选择字线wl，检测与b状态对应的选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路adl、bdl、cdl的任一个。接下来，将验证电压v
vfyc
供给至选择字线wl，检测与c状态对应的选择存储单元mc的接通状态/断开状态，将锁存电路sdl的数据传输至锁存电路adl、bdl、cdl的任一个。然后，将传输至锁存电路adl、bdl、cdl中任一个的数据传输至锁存电路xdl。
[0092]
在步骤s104(图12)中，判定验证动作的结果。例如，在保存在锁存电路xdl中的数据包含固定以上“l”时等，判定为验证失败(fail)，前进至步骤s105。另一方面，在保存在锁存电路xdl中的数据不包含固定以上“l”时等，判定为验证通过(pass)，前进至步骤s107。
[0093]
在步骤s105中，判定循环次数n是否达到规定的次数n。在未达到的情况下前进至步骤s106。在达到的情况下前进至步骤s108。
[0094]
在步骤s106中，将循环次数n加上1，前进至步骤s102。另外，在步骤s106中，例如，如图15所示，将编程电压v
pgm
加上规定的电压δv。
[0095]
在步骤s107中，将表示写入序列正常结束的状态数据储存在状态寄存器str(图2)中，输出至控制晶粒cd(图1)，结束写入序列。
[0096]
在步骤s108中，将表示写入序列未正常结束的状态数据储存在状态寄存器str(图2)中，输出至控制晶粒cd(图1)，结束写入序列。
[0097]
[编程动作]接下来，参照图16，对所述编程动作更详细地进行说明。图16是用来对编程动作进行说明的示意性时序图。
[0098]
在本实施方式的编程动作中，调整位线bl的电压。由此，使进行阈值电压调整的存储单元的通道(反转层)-栅极电极间的电压(以下，称为“通道-栅极电压”)、与未进行阈值电压调整的存储单元之间的通道-栅极电压为不同的大小。另外，通过将进行阈值电压调整的存储单元的通道-栅极电压依次切换，而将蓄积在各存储单元mc的电荷蓄积膜132中的电子的量跨多个等级地进行调整。
[0099]
此外，图16中的“mc_a”表示未进行阈值电压调整的存储单元mc。另外，“bl_a”表示连接于存储单元mc_a的位线bl，“lat_a”表示与存储单元mc_a对应的锁存电路sdl的节点lat。另外，图16中的“mc_b”表示进行阈值电压调整的存储单元mc。另外，“bl_b”表示连接于存储单元mc_b的位线bl，“lat_b”表示与存储单元mc_b对应的锁存电路sdl的节点lat。另外，图16中的“mc_c”表示比存储单元mc_b更强且进行阈值电压调整的存储单元mc。另外，“bl_c”表示连接于存储单元mc_c的位线bl，“lat_c”表示与存储单元mc_c对应的锁存电路sdl的节点lat。另外，图16中的“mc_d”表示比存储单元mc_c更强且进行阈值电压调整的存储单元mc。另外，“bl_d”表示连接于存储单元mc_d的位线bl，“lat_d”表示与存储单元mc_d对应的锁存电路sdl的节点lat。
[0100]
在编程动作开始时，字线wl为浮动状态，字线wl的电压为接地电压左右。另外，对漏极选择线sgd供给断开电压v
off
。另外，节点lat_a、lat_b、lat_c、lat_d的状态为(l、l、l、l)，连接于位线bl_a、bl_b、bl_c、bl_d的充电晶体管37(图5)为断开状态，放电晶体管40(图5)为接通状态。另外，对电压供给线v
dd
供给编程禁止电压，对电压供给线v
src
供给接地电压。因此，对位线bl_a、bl_b、bl_c、bl_d供给接地电压。
[0101]
在时点t101，连接于存储单元mc_a的锁存电路sdl的数据反转。例如，信号线sti或
信号线stl的电压上升，节点lat_a、lat_b、lat_c、lat_d的状态为(h、l、l、l)，信号线sti或信号线stl的电压下降。由此，连接于位线bl_a的充电晶体管37(图5)为接通状态，对连接于位线bl_a的节点com供给编程禁止电压。在该时点，对箝位晶体管34的栅极电极供给充分大的电压，对位线bl_a供给编程禁止电压。
[0102]
此外，在时点t101，存在如下情况：由于位线bl_a等的充电开始，所以电压供给线v
dd
的电压暂时降低。另外，存在如下情况：为了使电压供给线v
dd
的电压升压，在电压产生电路vg中消耗电力，电源电压供给端子v
cc
、v
ss
中流通的电流暂时增大。
[0103]
在时点t102，对与选择页p对应的漏极选择线sgd供给接通电压v
on
'。由此，连接于存储单元mc_a的漏极选择晶体管std为断开状态，连接于存储单元mc_b、mc_c、mc_d的漏极选择晶体管std为接通状态。
[0104]
在时点t103，对字线wl供给写入通路电压v
pass
。此处，与存储单元mc_a对应的漏极选择晶体管std为断开状态。因此，存储单元mc_a的通道(反转层)的电压通过与字线wl的电容耦合而上升。另一方面，与存储单元mc_b、mc_c、mc_d对应的漏极选择晶体管std为接通状态。因此，存储单元mc_b、mc_c、mc_d的通道的电压与位线bl_b、bl_c、bl_d同样地，为接地电压左右。
[0105]
在时点t104，对选择字线wl供给编程电压v
pgm
。此处，存储单元mc_a的通道(反转层)的电压通过与字线wl的电容耦合而上升。因此，电子不蓄积在存储单元mc_a的电荷蓄积膜132(图9)。另一方面，存储单元mc_b、mc_c、mc_d的通道的电压为接地电压左右。因此，电子蓄积在存储单元mc_b、mc_c、mc_d的电荷蓄积膜132(图9)。
[0106]
在时点t105，连接于存储单元mc_b的锁存电路sdl的数据反转，节点lat_a、lat_b、lat_c、lat_d的状态为(h、h、l、l)。由此，连接于位线bl_b的充电晶体管37(图5)为接通状态，对连接于位线bl_b的节点com供给编程禁止电压。在该时点，对箝位晶体管34的栅极电极供给相对较小的电压，位线bl_b及存储单元mc_b的通道的电压由箝位晶体管34箝位。也就是说，对位线bl_b及存储单元mc_b的通道传输从箝位晶体管34的栅极电压减去箝位晶体管34的阈值电压的程度大小的电压vblc_qpw。由此，存储单元mc_b的通道-栅极电极间的电压减少，电子蓄积在存储单元mc_b的电荷蓄积膜132中的速度降低。
[0107]
此外，在时点t105，存在如下情况：由于开始位线bl_b等的充电，所以电压供给线v
dd
的电压暂时降低。另外，存在如下情况：为了使电压供给线v
dd
的电压升压，在电压产生电路vg中消耗电力，电源电压供给端子v
cc
、v
ss
中流通的电流暂时增大。
[0108]
在时点t106，连接于存储单元mc_c的锁存电路sdl的数据反转，节点lat_a、lat_b、lat_c、lat_d的状态为(h、h、h、l)。由此，连接于位线bl_c的充电晶体管37(图5)为接通状态，对连接于位线bl_c的节点com供给编程禁止电压。在该时点，对箝位晶体管34的栅极电极供给相对较小的电压。因此，位线bl_c及存储单元mc_c的通道的电压为与位线bl_b及存储单元mc_b的通道的电压相同程度大小的电压vblc_qpw。由此，存储单元mc_c的通道-栅极电极间的电压减少，电子蓄积在存储单元mc_c的电荷蓄积膜132中的速度降低。
[0109]
此外，在时点t106，存在如下情况：由于开始位线bl_c等的充电，所以电压供给线v
dd
的电压暂时降低。另外，存在如下情况：为了使电压供给线v
dd
的电压升压，在电压产生电路vg中消耗电力，电源电压供给端子v
cc
、v
ss
中流通的电流暂时增大。
[0110]
在时点t107，开始字线wl、位线bl、漏极选择线sgd等的放电。
[0111]
[验证动作]接下来，参照图17，对所述验证动作更详细地进行说明。图17是用来对验证动作进行说明的示意性时序图。此外，在以下的说明中，对于对a状态、b状态及c状态的存储单元mc执行验证动作的例进行说明。
[0112]
在本实施方式的验证动作中，根据选择存储单元mc的阈值电压，将选择存储单元mc分类为所述4个存储单元mc_a、mc_b、mc_c、mc_d的任一者。
[0113]
此外，图17中的“mc_a”表示与a状态对应的选择存储单元mc。另外，“bl_a”表示连接于存储单元mc_a的位线bl。另外，图17中的“mc_b”表示与b状态对应的选择存储单元mc。另外，“bl_b”表示连接于存储单元mc_b的位线bl。另外，图17中的“mc_c”表示与c状态对应的选择存储单元mc。另外，“bl_c”表示连接于存储单元mc_c的位线bl。
[0114]
在验证动作的规定时点，对选择字线供给验证电压v
vfya
。另外，对位线bl_a、bl_b、bl_c供给接地电压左右的电压。另外，信号线stb、xxl、blc、hll、blx(图5)的状态为(l、l、l、l、l)。另外，与存储单元mc_a、mc_b、mc_c对应的锁存电路sdl的状态为(h、l、l)。
[0115]
在时点t201，切换信号线blc、hll、blx的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、h、h)。随之，将位线bl_a及感测节点sen(图5)充电。
[0116]
在时点t202，切换信号线xxl、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、h、h、l、h)。随之，开始感测节点sen的放电。
[0117]
在时点t203，切换信号线xxl的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、l、h)。随之，感测节点sen的放电结束。
[0118]
在时点t204，切换信号线stb的状态，信号线stb、xxl、blc、hll、blx的状态为(h、l、h、l、h)。此处，感测晶体管31根据感测节点sen的电压为接通状态或断开状态。因此，当将信号线stb切换为“h”状态时，配线lbus的电荷根据感测节点sen的电压放电或维持。感测放大器模块sam内的任一个锁存电路获得该状态。
[0119]
在时点t205，切换信号线stb、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、h、h)。随之，配线lbus的放电结束。另外，开始感测节点sen的充电。
[0120]
另外，在时点t205，与存储单元mc_b对应的锁存电路sdl的状态反转，与存储单元mc_a、mc_b、mc_c对应的锁存电路sdl的状态为(h、h、l)。随之，将位线bl_b充电。
[0121]
在时点t206，切换信号线xxl、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、h、h、l、h)。随之，开始感测节点sen的放电。
[0122]
在时点t207，切换信号线xxl的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、l、h)。随之，感测节点sen的放电结束。
[0123]
在时点t208，切换信号线stb的状态，信号线stb、xxl、blc、hll、blx的状态为(h、l、h、l、h)。随之，配线lbus的电荷放电或维持。感测放大器模块sam内的任一个锁存电路获得该状态。
[0124]
在时点t209，切换信号线stb、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、h、h)。随之，配线lbus的放电结束。另外，开始感测节点sen的充电。
[0125]
另外，在时点t209，与存储单元mc_a对应的锁存电路sdl的状态反转，与存储单元mc_a、mc_b、mc_c对应的锁存电路sdl的状态为(l、h、l)。随之，将位线bl_a放电。
[0126]
在时点t221，选择字线wl的电压从验证电压v
vfya
切换为验证电压v
vfyb
。
[0127]
在时点t222，切换信号线xxl、hll的状态，信号线stb、xxl、blc、hll、blx的状态为
(l、h、h、l、h)。随之，开始感测节点sen的放电。
[0128]
在时点t223，切换信号线xxl的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、l、h)。随之，感测节点sen的放电结束。
[0129]
在时点t224，切换信号线stb的状态，信号线stb、xxl、blc、hll、blx的状态为(h、l、h、l、h)。随之，配线lbus的电荷放电或维持。感测放大器模块sam内的任一个锁存电路获得该状态。
[0130]
在时点t225，切换信号线stb、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、h、h)。随之，配线lbus的放电结束。另外，开始感测节点sen的充电。
[0131]
另外，在时点t225，与存储单元mc_c对应的锁存电路sdl的状态反转，与存储单元mc_a、mc_b、mc_c对应的锁存电路sdl的状态为(l、h、h)。随之，将位线bl_c充电。
[0132]
在时点t226，切换信号线xxl、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、h、h、l、h)。随之，开始感测节点sen的放电。
[0133]
在时点t227，切换信号线xxl的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、l、h)。随之，感测节点sen的放电结束。
[0134]
在时点t228，切换信号线stb的状态，信号线stb、xxl、blc、hll、blx的状态为(h、l、h、l、h)。随之，配线lbus的电荷放电或维持。感测放大器模块sam内的任一个锁存电路获得该状态。
[0135]
在时点t229，切换信号线stb、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、h、h)。随之，配线lbus的放电结束。另外，开始感测节点sen的充电。
[0136]
另外，在时点t229，与存储单元mc_b对应的锁存电路sdl的状态反转，与存储单元mc_a、mc_b、mc_c对应的锁存电路sdl的状态为(l、l、h)。随之，位线bl_b放电。
[0137]
在时点t241，选择字线wl的电压从验证电压v
vfyb
切换为验证电压v
vfyc
。
[0138]
在时点t242，切换信号线xxl、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、h、h、l、h)。随之，开始感测节点sen的放电。
[0139]
在时点t243，切换信号线xxl的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、l、h)。随之，感测节点sen的放电结束。
[0140]
在时点t244，切换信号线stb的状态，信号线stb、xxl、blc、hll、blx的状态为(h、l、h、l、h)。随之，配线lbus的电荷放电或维持。感测放大器模块sam内的任一个锁存电路获得该状态。
[0141]
在时点t245，切换信号线stb、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、h、h)。随之，配线lbus的放电结束。另外，开始感测节点sen的充电。
[0142]
在时点t246，切换信号线xxl、hll的状态，信号线stb、xxl、blc、hll、blx的状态为(l、h、h、l、h)。随之，开始感测节点sen的放电。
[0143]
在时点t247，切换信号线xxl的状态，信号线stb、xxl、blc、hll、blx的状态为(l、l、h、l、h)。随之，感测节点sen的放电结束。
[0144]
在时点t248，切换信号线stb的状态，信号线stb、xxl、blc、hll、blx的状态为(h、l、h、l、h)。随之，配线lbus的电荷放电或维持。感测放大器模块sam内的任一个锁存电路获得该状态。
[0145]
在时点t249，切换信号线stb、hll的状态，信号线stb、xxl、blc、hll、blx的状态为
(l、l、h、h、h)。随之，配线lbus的放电结束。另外，开始感测节点sen的充电。
[0146]
另外，在时点t249，与存储单元mc_c对应的锁存电路sdl的状态反转，与存储单元mc_a、mc_b、mc_c对应的锁存电路sdl的状态为(l、l、l)。随之，将位线bl_c放电。
[0147]
此外，在以下的说明中，存在将从所述时点t202至时点t203为止的时间t
s1
、从时点t222至时点t223为止的时间t
s1
、及从时点t242至时点t243为止的时间t
s1
称为感测时间t
s1
等的情况。另外，存在将从所述时点t206至时点t207为止的时间t
s2
、从时点t226至时点t227为止的时间t
s2
、及从时点t246至时点t247为止的时间t
s2
称为感测时间t
s2
等的情况。感测时间t
s1
小于感测时间t
s2
。
[0148]
在图17的例子中，存储单元mc_a的状态获得2次，存储单元mc_b、mc_c的状态各获得3次。
[0149]
存储单元mc_a中在时点t202至时点t203之间流通充分电流的存储单元mc_a(与时点t204至时点t205之间对应的锁存电路sdl、adl、bdl、cdl的数据反转的存储单元mc_a)被分类为所述存储单元mc_c。除此以外的存储单元mc_a中在时点t206至时点t207之间流通充分电流的存储单元mc_a被分类为所述存储单元mc_b。除此以外的存储单元mc_a中在时点t206至时点t207之间未流通充分电流的存储单元mc_a被分类为所述存储单元mc_a。
[0150]
存储单元mc_b中在时点t206至时点t207之间流通充分电流的存储单元mc_b被分类为所述存储单元mc_d。除此以外的存储单元mc_b中在时点t222至时点t223之间流通充分电流的存储单元mc_b被分类为所述存储单元mc_c。除此以外的存储单元mc_b中在时点t226至时点t227之间流通充分电流的存储单元mc_b被分类为所述存储单元mc_b。除此以外的存储单元mc_b中在时点t226至时点t227之间未流通充分电流的存储单元mc_b被分类为所述存储单元mc_a。
[0151]
存储单元mc_c中在时点t226至时点t227之间流通充分电流的存储单元mc_c被分类为所述存储单元mc_d。除此以外的存储单元mc_c中在时点t242至时点t243之间流通充分电流的存储单元mc_c被分类为所述存储单元mc_c。除此以外的存储单元mc_c中在时点t246至时点t247之间流通充分电流的存储单元mc_c被分类为所述存储单元mc_b。除此以外的存储单元mc_c中在时点t246至时点t247之间未流通充分电流的存储单元mc_c被分类为所述存储单元mc_a。
[0152]
[效果]根据本实施方式的半导体存储装置，通过根据存储单元mc的阈值电压，依次切换存储单元mc的通道-栅极电压，而将蓄积在各存储单元mc的电荷蓄积膜132中的电子的量跨多个等级地控制。由此，可使如参照图10(a)所说明的阈值电压的分布的宽度变细，减少错误比特数。
[0153]
另外，例如，考虑在将蓄积在存储单元mc的电荷蓄积膜132中的电子的量跨多个等级地控制的情况下，使位线bl与多条电压供给线能够连接地构成。然而，若想要实现这样的构成，感测放大器sa的晶体管数量会增大。此处，感测放大器sa设置着与位线bl相同数量，存在当感测放大器sa的晶体管数量增大时，电路面积大幅度增大的情况。因此，根据本实施方式的半导体存储装置，将位线bl的电压在多个时点依次切换。这样的方法能够不使感测放大器sa中的晶体管数量增大地实现。
[0154]
[其它实施方式]以上，对实施方式的半导体存储装置进行了说明。然而，以上的说明只不过为例示，所述构成或方法等能够适当调整。
[0155]
例如，在图16所例示的编程动作中，位线bl_b的电压上升的时点t105是比对选择字线wl供给编程电压v
pgm
的时点t104靠后的时点。然而，位线bl_b的电压上升的时点只要是比对与选择页p对应的漏极选择线sgd供给接通电压v
on
'的时点t102靠后的时点，则也可以是比对选择字线wl供给编程电压v
pgm
的时点t104靠前的时点。
[0156]
另外，例如，在图16的例子中，将选择存储单元mc分类为4个存储单元mc_a、mc_b、mc_c、mc_d的任一个，以4种态样进行电压控制。然而，也可以将选择存储单元mc分类为5个以上的种类，以5种以上的态样进行电压控制。
[0157]
在这样的情况下，例如，在编程动作中，考虑在图16的时点t103至时点t107为止的规定时点，使连接于与第5种以后的分类对应的存储单元mc的锁存电路sdl的数据反转。但是，考虑将该时点设为与时点t105及时点t106不同的时点。
[0158]
另外，在图17所例示的验证动作中，每当切换供给至选择字线wl的验证电压时，使用2种感测时间t
s1
、t
s2
而获得存储单元mc的状态各2次。然而，也可以将验证电压切换之后使用3种以上的感测时间而获得存储单元mc的状态各3次。另外，也可以将验证电压切换之后获得存储单元mc的状态各1次。
[0159]
另外，在图17所例示的验证动作中，在将与a状态对应的验证电压v
vfya
供给至选择字线wl的期间提高与b状态对应的位线bl_b的电压，在时点t206～时点t209之间获得与a状态对应的存储单元mc_a及与b状态对应的存储单元mc_b这两者的状态。然而，提高各位线bl的电压时点可以更早，也可以比其迟。
[0160]
另外，在图17所例示的验证动作中，使用与a状态至g状态对应的7种验证电压v
vfya
～v
vfyg
的任一种。然而，例如，也可以与各状态对应地设定2种以上的验证电压。
[0161]
[其它]对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，可进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。