存算一体芯片、存储单元阵列结构的制作方法

技术特征：

1.一种存算一体芯片，其特征在于，包括：

数模转换模块，用于将数字信号转换为模拟信号；

存储单元阵列，连接所述数模转换模块，用于对所述模拟信号进行模拟向量-矩阵乘法运算并输出模拟运算结果；

模数转换模块，连接所述存储单元阵列，用于将所述模拟运算结果转换为数字输出信号；

其中，所述存储单元阵列包括：多个阵列排布的存储单元子阵列，用于分别执行不同的模拟向量-矩阵乘法运算；

所述存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，所述存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制所述本地字线控制该存储单元子阵列是否激活。

2.根据权利要求1所述的存算一体芯片，其特征在于，所述开关单元包括：第一开关元件以及第二开关元件；

所述第一开关元件的第一端接入第一电平，第二端连接所述第二开关元件的第一端，所述第二开关元件的第二端连接字线，所述第一开关元件的第三端和所述第二开关元件的第三端均连接所述本地字线，所述开关单元对应行的所有存储单元的第三端均连接在所述第一开关元件的第二端与所述第二开关元件第一端之间；

其中，工作时，该存储单元子阵列所对应的开关单元的第一开关元件和第二开关元件中的一个处于导通状态，另一个处于关闭状态。

3.根据权利要求1所述的存算一体芯片，其特征在于，所述存储单元为可编程半导体器件。

4.根据权利要求3所述的存算一体芯片，其特征在于，所述可编程半导体器件为浮栅晶体管。

5.根据权利要求1所述的存算一体芯片，其特征在于，所述存储单元包括：非易失性存储器件以及第三开关元件；

所述第三开关元件的第一端作为该存储单元的第一端，第二端连接所述非易失性存储器件一端，第三端作为该存储单元的第三端，所述非易失性存储器件的另一端作为该存储单元的第二端。

6.根据权利要求5所述的存算一体芯片，其特征在于，所述非易失性存储器件为阻变存储器件、相变存储器件或自旋存储器件。

7.一种存储单元阵列结构，其特征在于，包括：多个阵列排布的存储单元子阵列；

所述存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制所述本地字线控制该存储单元子阵列是否激活。

8.根据权利要求7所述的存储单元阵列结构，其特征在于，所述开关单元包括：第一开关元件以及第二开关元件；

所述第一开关元件的第一端接入第一电平，第二端连接所述第二开关元件的第一端，所述第二开关元件的第二端连接字线，所述第一开关元件的第三端和所述第二开关元件的第三端均连接所述本地字线，所述开关单元对应行的所有存储单元的第三端均连接在所述第一开关元件的第二端与所述第二开关元件第一端之间；

其中，工作时，该存储单元子阵列所对应的开关单元的第一开关元件和第二开关元件中的一个处于导通状态，另一个处于关闭状态。

9.根据权利要求7所述的存储单元阵列结构，其特征在于，所述存储单元为可编程半导体器件。

10.根据权利要求7所述的存储单元阵列结构，其特征在于，所述存储单元包括：非易失性存储器件以及第三开关元件；

所述第三开关元件的第一端作为该存储单元的第一端，第二端连接所述非易失性存储器件一端，第三端作为该存储单元的第三端，所述非易失性存储器件的另一端作为该存储单元的第二端。

技术总结
本发明提供一种存算一体芯片、存储单元阵列结构，其内的存储单元阵列包括：多个阵列排布的存储单元子阵列；该存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，该存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制该本地字线控制该存储单元子阵列是否激活，以此实现每一行的所有存储单元子阵列共享多个DAC，每一列的所有存储单元子阵列共享多个ADC，以此减小电路面积，降低电路成本，适应集成化、低成本化的需求。

技术研发人员：王绍迪
受保护的技术使用者：北京知存科技有限公司
技术研发日：2019.06.26
技术公布日：2020.12.29