恒压装置的制作方法

1.本发明涉及恒压装置，特别是涉及被应用于线性方式的恒压装置的有效技术。


背景技术：

2.如专利文献1所示，以往提出了一种线性方式的恒压装置。
3.图4是表示采用了这种以往的线性方式的恒压装置所使用的装置结构例的图。
4.以往的恒压装置100例如具备启动电路u1、bgr(band gap reference：带隙参考)电路u2、差动放大器amp、pmos晶体管tr1、电阻r1以及电阻r2。
5.若施加电源电压vbb，则经由启动电路u1向bgr电路u2供给vreg电压。bgr电路u2将vreg电压作为输入电压生成成为恒压装置100的基准电压的vbgr电压。
6.由差动放大器amp、pmos晶体管tr1、以及形成反馈电路的电阻r1以及电阻r2构成的放大电路将由bgr电路u2生成的vbgr电压作为基准电压而输出输出电压vcc。
7.然而，图4所示的恒压装置100的vreg电压被认为具有电压随着电源电压vbb的变化而变化这种相对于电源电压vbb的依赖性。因此，将vreg电压作为输入而由bgr电路u2生成的vbgr电压也受相对于电源电压vbb的依赖性所波及，结果是，输出电压vcc也相对于电源电压vbb具有依赖性。
8.恒压装置100作为恒压电源利用，因此不希望输出电压vcc具有相对于电源电压vbb的依赖性。
9.专利文献1：日本特开2007
‑
219856号公报


技术实现要素：

10.本发明鉴于上述事实，提供一种与从依赖于电源电压的电压生成基准电压的情况相比较，输出电压能够不依赖于电源电压的恒压装置。
11.本发明的第一方式的恒压装置具备：二极管；开关，该开关的一方的端子与接地电位连接，该开关的另一方的端子与被向源极施加电源电压的pmos晶体管的漏极以及上述二极管的阳极端子连接；电压生成电路，生成被预先决定的大小的电压；以及差动放大器，上述二极管的阴极端子、以及上述电压生成电路的输出端子与上述差动放大器的非反相输入端子连接，向上述非反相输入端子施加的基准电压的供给路径根据上述开关的状态而变化，上述电压生成电路基于上述基准电压而使用由上述差动放大器放大的输出电压来生成上述基准电压。
12.根据第一方式的恒压装置，将恒压装置的输出电压反馈至电压生成电路，在电压生成电路生成基准电压。因此，与将依赖于电源电压的电压供给至电压生成电路而生成基准电压的情况相比较，基准电压相对于电源电压的依赖性减少，伴随于此，能够减少相对于由基准电压生成的输出电压的电源电压的依赖性。
13.本发明的第二方式的恒压装置通过nmos晶体管的背栅极端子与漏极端子之间的pn结而构成二极管，上述nmos晶体管形成于隔着绝缘层而存在于支承基板上的活性层。
14.作为分立部件被提供的二极管d1与利用了nmos晶体管的二极管相比电力损耗较大。因此，在第二方式的恒压装置中，通过将nmos晶体管作为二极管使用，从而与使用了分立部件的二极管的恒压装置相比较能够提高恒压装置的效率。
15.本发明的第三方式的恒压装置利用绝缘体包围nmos晶体管的周围，以便分别形成于活性层的二极管与其他元件被电绝缘。
16.根据第三方式的恒压装置，即便是在活性层形成有作为二极管利用的nmos晶体管以外的其他元件的情况下，nmos晶体管也与其他元件电绝缘。因此，即便是将nmos晶体管的背栅极端子作为二极管的阳极端子利用，向背栅极端子施加接地电位以外的电压，也能够不对其他元件给予电影响。
17.本发明的第四方式的恒压装置具备控制电路，在该控制电路中，以在输出电压不足规定电压的情况下，从二极管以及电压生成电路向差动放大器的非反相输入端子给予基准电压，在输出电压为规定电压以上的情况下，从电压生成电路向差动放大器的非反相输入端子供给基准电压的方式控制开关。
18.根据第四方式的恒压装置，在输出电压达到规定电压以后，仅不依赖于电源电压的电压作为基准电压从电压生成电路被输入至差动放大器的非反相输入端子。伴随于此，从恒压装置的输出端子输出的输出电压成为不依赖于电源电压的电压。
19.根据本发明，能够提供一种与由依赖于电源电压的电压生成基准电压的情况相比较，输出电压能够不依赖于电源电压的恒压装置。
附图说明
20.图1是表示恒压装置的装置结构例的图。
21.图2是表示使电源电压变化的情况下的恒压装置中的各电压的变化例的图表。
22.图3是表示作为二极管利用的nmos晶体管的构造的一个例子的剖视图。
23.图4是表示以往的恒压装置的装置结构例的图。
24.附图标记说明
25.1(100)
…
恒压装置；2
…
基板；3(3a、3b)
…
分离区域；4(5)
…
n型半导体区域；6
…
p型半导体区域；7
…
栅电极；8
…
栅极氧化膜；10
…
钝化膜；11
…
电源电压vbb的波形；12
…
输出电压vcc的波形；13
…
基准电压的波形；14
…
vref电压的波形；20
…
支承基板；21
…
绝缘层；22
…
活性层；22a
…
p阱；22b
…
n阱；30
…
沟槽；31
…
绝缘体；32
…
导电体；amp
…
差动放大器；d1
…
差动放大器；r1(r2)
…
电阻；sw1
…
开关；tr1～tr3
…
晶体管；u1
…
启动电路；u2
…
bgr电路；u3
…
恒流源；u4
…
控制电路；vbb
…
电源电压；vbgr
…
bgr电路的输出电压；vcc
…
输出电压；vref
…
二极管的阳极电压。
具体实施方式
26.以下，参照附图对本实施方式进行说明。应予说明，在全部附图中对于相同结构元件标注相同符号，并省略重复说明。
27.(恒压电路的连接)
28.图1是表示本实施方式的恒压装置1的装置结构例的图。恒压装置1包括启动电路u1、bgr电路u2、恒流源u3、开关sw1、差动放大器amp、电阻r1、电阻r2、pmos晶体管tr1、tr2、
以及二极管d1。应予说明，本实施方式的晶体管具体指mosfet(金属
‑
氧化物半导体场效应晶体管：metal
‑
oxide
‑
semiconductor field effect transistor)。
29.向启动电路u1供给恒压装置1所使用的电源电压vbb，对电源电压vbb上升至恒压装置1的动作所需的电压的情况进行监控。而且，启动电路u1在电源电压vbb上升至预先决定的电压(起动电压)的情况下从输出端子开始电压的供给。
30.启动电路u1的输出端子与pmos晶体管tr2的栅极端子连接，在pmos晶体管tr2的源极端子，连接有一端与电源电压vbb连接的恒流源u3的输出端子。另外，在pmos晶体管tr2的漏极端子，连接有一端与接地电位连接的开关sw1和二极管d1的阳极端子。在本实施方式的说明中，将接地电位设为0v。
31.另一方面，二极管d1的阴极端子与差动放大器amp的非反相输入端子连接，差动放大器amp的输出端子与pmos晶体管tr1的栅极端子连接。
32.pmos晶体管tr1的源极端子与电源电压vbb连接，pmos晶体管tr1的漏极端子与输出恒压装置1所生成的输出电压vcc的输出端子和电阻r1的一端连接。
33.电阻r1的另一端与一端连接于接地电位的电阻r2串联连接，电阻r1与电阻r2之间的连接点与差动放大器amp的反相输入端子连接。即，电阻r1和电阻r2形成反馈电路，在该反馈电路中，根据电阻r1与电阻r2的比率(分压比)将输出电压vcc分压而得的电压(反馈电压)负反馈至差动放大器amp。这种电阻r1以及电阻r2是反馈电阻的一个例子。
34.另外，恒压装置1的输出端子与bgr电路u2连接，向bgr电路u2供给输出电压vcc。
35.bgr电路u2将输出电压vcc作为输入电压而生成vbgr电压。bgr电路u2的输出端子与差动放大器amp的非反相输入端子连接，vbgr电压被作为恒压装置1的基准电压使用。
36.bgr电路u2是电压生成电路的一个例子，例如利用硅的带隙能，生成具有预先决定的大小的vbgr电压。具体而言，bgr电路u2利用硅的温度系数和带隙电压的温度系数存在相反关系这点，生成排除了电压相对于温度的变化后的vbgr电压。
37.恒压装置1利用反馈电路将输出电压vcc分压，利用差动放大器amp比较基准电压和反馈电压，基于其差量而控制pmos晶体管tr1来调整输出电压vcc的大小。即，由差动放大器amp、pmos晶体管tr1以及反馈电路构成的放大电路输出将向差动放大器amp输入的基准电压放大至基于反馈电阻的分压比[(r1 r2)/r2]倍的输出电压vcc。
[0038]
此外，恒压装置1的输出端子与控制电路u4连接，向控制电路u4供给输出电压vcc。
[0039]
控制电路u4监控输出电压vcc，根据输出电压vcc的大小来控制开关sw1的状态。开关sw1的状态存在接通状态和断开状态，开关sw1为接通状态是指将开关sw1闭合(短路)以使二极管d1的阳极端子成为接地电位。另外，开关sw1为断开状态是指打开开关sw1以使二极管d1的阳极端子不成为接地电位。
[0040]
(本实施方式的作用以及效果)
[0041]
接下来，对图1所示的恒压装置1的动作进行说明。应予说明，控制电路u4在未向恒压装置1供给电源电压vbb的状态下，进行预先控制以使开关sw1成为断开状态。
[0042]
如已经说明那样，启动电路u1的输出端子与pmos晶体管tr2的栅极端子连接。因此，向恒压装置1供给电源电压vbb，在电源电压vbb达到起动电压的情况下，向pmos晶体管tr2的栅极端子施加电压。
[0043]
在pmos晶体管tr2为接通状态的情况下，从pmos晶体管tr2的源极端子向漏极端子
流动电流iref，在pmos晶体管tr2的漏极产生vref电压。
[0044]
vref电压经由二极管d1作为基准电压向差动放大器amp的非反相输入端子输入。
[0045]
在包含差动放大器amp的放大电路中，若向差动放大器amp的非反相输入端子输入基准电压，则从恒压装置1的输出端子输出将基准电压放大至按照基于反馈电阻的分压比设定的倍率的输出电压vcc。
[0046]
输出电压vcc被供给至bgr电路u2，在bgr电路u2生成vbgr电压。vbgr电压与从二极管d1供给的vref电压一起作为基准电压被输入至差动放大器amp的非反相输入端子。
[0047]
另一方面，输出电压vcc伴随着电源电压vbb的上升而上升，在输出电压vcc大于等于规定电压的情况下，利用控制电路u4将开关sw1从断开状态设定为接通状态。在开关sw1成为接通状态的情况下，pmos晶体管tr2的漏极被接地，因此vref电压成为接地电位。因此，经由二极管d1被输入至差动放大器amp的非反相输入端子的电压成为0v。
[0048]
之后，在开关sw1为接通状态的期间，只有由bgr电路u2生成的vbgr电压作为基准电压被输入至差动放大器amp的非反相输入端子。
[0049]
此外，规定电压是指，在达到该电压的情况下，由bgr电路u2生成的vbgr电压的变动幅度被限制在预先决定的范围那样的电压的大小。将这样电压的变动幅度被限制在能够视为电压恒定那样的预先决定的范围内的情况称为“电压稳定”。
[0050]
电源电压vbb上升，输出电压vcc达到了规定电压以后，只有稳定的vbgr电压作为基准电压从bgr电路u2输入至差动放大器amp的非反相输入端子。伴随于此，从恒压装置1的输出端子输出稳定的输出电压vcc。
[0051]
即，控制电路u4在输出电压vcc不足规定电压的情况下，将开关sw1控制为断开状态以便从二极管d1以及bgr电路u2向差动放大器amp的非反相输入端子供给基准电压。
[0052]
另一方面，控制电路u4在电源电压vbb大于等于规定电压的情况下，将开关sw1控制为接通状态以使vref电压成为接地电位。在该情况下，只有从bgr电路u2向差动放大器amp的非反相输入端子供给vbgr电压作为基准电压。
[0053]
这样，在恒压装置1中，根据输出电压vcc的大小切换开关sw1的状态，由此使向差动放大器amp的非反相输入端子施加的基准电压的供给路径发生变化。
[0054]
通过这种控制，bgr电路u2生成不依赖于电源电压vbb的基准电压，结果是，从基准电压生成的输出电压vcc也成为不依赖于电源电压vbb的电压。此外，基准电压以及输出电压vcc不依赖于电源电压vbb是指，即便电源电压vbb变动，基准电压以及输出电压vcc也稳定。
[0055]
图2是表示将从0v变化至16v的电源电压vbb输入至恒压装置1的情况下的恒压装置1中的各电压的变化例的图表。
[0056]
图2的横轴表示时间，纵轴表示电压。波形11表示电源电压vbb的变化，波形12表示输出电压vcc的变化。另外，波形13表示vbgr电压的变化，波形14表示vref电压的变化。
[0057]
为了避免多个波形11～14交叉而其变化变得难以理解，在图2的图表中在纵轴方向错开显示电源电压vbb的波形11、输出电压vcc、vbgr电压以及vref电压的各波形12～14。因此，在图2的纵轴记载了分别适用于电源电压vbb用的刻度、输出电压vcc、vbgr电压以及vref电压的通用刻度。
[0058]
如图2所示，在刚向恒压装置1施加了电源电压vbb之后开关sw1为断开状态，因此
伴随着电源电压vbb的上升，vref电压也上升。由此基准电压上升。
[0059]
若基准电压达到差动放大器amp的最小输入电压，则从放大电路输出输出电压vcc，伴随于此从bgr电路u2开始供给vbgr电压。该期间电源电压vbb也上升，因此基准电压和输出电压vcc电压相互上升，若输出电压vcc大于等于规定电压，则开关sw1被设定为接通状态。因此，vref电压成为0v，之后从bgr电路u2供给的vbgr电压作为基准电压被施加于差动放大器amp的非反相输入端子。
[0060]
之后若电源电压vbb也上升，则由bgr电路u2生成的vbgr电压开始稳定，伴随于此输出电压vcc也稳定，恒压装置1输出与额定电压对应的输出电压vcc。
[0061]
作为一个例子，图2的电源电压vbb达到6v的a点的时间的输出电压vcc为5.0195v，基准电压为1.2044v。另外，电源电压vbb达到16v的b点处的输出电压vcc为5.0202v，基准电压为1.2045v。即，a点～b点间的输出电压vcc的变动幅度为0.7mv，基准电压的变动幅度为0.1mv。可知在a点～b点间，电源电压vbb增加至约2.67倍，与此无关地，输出电压vcc以及基准电压的变动幅度被限制在恒定的范围内，输出电压vcc以及基准电压稳定。
[0062]
在图4所示的以往的恒压装置100中，伴随着电源电压vbb的上升，vreg电压也上升。因此，需要将bgr电路u2的耐压性能设计成与电源电压vbb的最大值相匹配。然而，在为图1所示的恒压装置1的情况下，被输入至bgr电路u2的电压的上限被限制为输出电压vcc。因此，恒压装置1的bgr电路u2具备比恒压装置100的bgr电路u2低的耐压性能即可。
[0063]
(二极管d1的结构)
[0064]
恒压装置1所使用的二极管d1的结构没有限制，例如也可以使用形成于具有沟槽分离构造的p型soi(silicon on insulator:绝缘硅)基板的nmos晶体管tr3构成二极管d1。
[0065]
图3是表示作为二极管d1利用的nmos晶体管tr3的构造的一个例子的剖视图。在图3所示的剖视图中，示意性地示出了nmos晶体管tr3的主要部分结构例。
[0066]
nmos晶体管tr3将基板2构成为主体。基板2使用soi基板。即，基板2具有依次层叠有具有导电性的支承基板20、形成在支承基板20上的绝缘层21、形成在绝缘层21上的活性层22的构造。
[0067]
支承基板20例如由单晶硅基板形成，被设定为低杂质密度的p型。此外，支承基板20也可以被设定为中杂质密度或者高杂质密度的p型。
[0068]
绝缘层21作为埋入式氧化膜(box：buried oxide)形成，具体而言由硅氧化膜形成。绝缘层21例如通过使用离子注入法向支承基板20的内部注入氧，使支承基板20内部的硅局部氧化而形成。
[0069]
活性层22例如与支承基板20同样由单晶硅层形成，被设定为低杂质密度的p型。活性层22使用支承基板20的表面层的一部份而形成，通过形成绝缘层21而将该绝缘层21作为边界与支承基板20电分离。
[0070]
在活性层22形成有例如nmos晶体管tr3。具体而言，在活性层22形成p阱22a和n阱22b，在n阱22b形成与漏极端子连接的n型半导体区域4。另外，在p阱22a形成与源极端子连接的n型半导体区域5以及与背栅极端子连接的p型半导体区域6。
[0071]
n型半导体区域4、5以及n阱通过使用离子注入法或者固相扩散法从活性层22的表面向内部导入n型杂质，使n型杂质活化而形成。p型半导体区域6以及p阱也与n型半导体区域4、5、n阱同样，通过使用离子注入法或者固相扩散法从活性层22的表面向内部导入p型杂
质而形成。
[0072]
此外，n型半导体区域4的杂质浓度被设定成高于n阱22b的杂质浓度，n型半导体区域5以及p型半导体区域6的杂质浓度被设定成高于p阱22a的杂质浓度。
[0073]
在这样构成的活性层22之上层叠有钝化膜10。钝化膜10由作为绝缘体发挥功能的例如硅氧化膜或者硅氮化膜的单层、或者将其层叠而成的复合膜形成。此外，通过例如反应离子蚀刻等的各向异性蚀刻而除去位于n型半导体区域4、5以及p型半导体区域6之上的钝化膜10，以便钝化膜10不覆盖n型半导体区域4、5以及p型半导体区域6。
[0074]
形成在位于p阱22a与n阱22b的边界的活性层22之上的钝化膜10被称为栅极氧化膜8，在栅极氧化膜8之上形成有栅电极7。
[0075]
在形成有nmos晶体管tr3的活性层22，为了排除作用在形成于相同的活性层22的其他元件之间的电影响，而形成有从其他元件分离nmos晶体管tr3的分离区域3。其他元件例如包括构成pmos晶体管tr1、tr2以及差动放大器amp、bgr电路u2等的电路的各元件等。即，在基板2上形成构成恒压装置1的元件，由此恒压装置1作为半导体晶片被模块化。
[0076]
在图3所示的nmos晶体管tr3的例子中，在活性层22形成有第一分离区域3a以及第二分离区域3b。以下，在区别各个分离区域3进行说明的情况下记载为第一分离区域3a以及第二分离区域3b，在不区别各个分离区域3进行说明的情况下，简单记载为“分离区域3”。
[0077]
分离区域3具有构成为包括沟槽30、绝缘体31、导电体32的所谓沟槽隔离构造。即，分离区域3形成为在钝化膜10与绝缘层21之间分离活性层22。
[0078]
沟槽30被设定为nmos晶体管tr3的高度方向的宽度比nmos晶体管tr3的高度方向的长度短。这一样来活性层22的表面上的分离区域3的占有面积变小，因此能够提高基板2中的元件的集成度。沟槽30在nmos晶体管tr3的制造工序中，例如使用反应离子蚀刻等的各向异性蚀刻形成。
[0079]
绝缘体31配置于沟槽30的侧壁。绝缘体31例如由硅氧化膜形成，硅氧化膜例如使用化学气相沉淀(cvd)法形成。
[0080]
导电体32经由绝缘体31埋设于沟槽30内部。作为导电体32，例如使用多硅晶膜。向多硅晶膜导入杂质，多硅晶膜被调整为低电阻值。
[0081]
这样，形成于活性层22的nmos晶体管tr3的周围由绝缘层21、分离区域3以及钝化膜10围起，与其他元件电绝缘。
[0082]
在nmos晶体管tr3内部，通过包含供漏极端子连接的n型半导体区域4的n阱22b、包含供背栅极端子连接的p型半导体区域6的活性层22形成的pn结，形成有二极管d1。因此，只要将nmos晶体管tr3的背栅极端子和漏极端子分别与pmos晶体管tr2的漏极端子和差动放大器amp的非反相输入端子连接，nmos晶体管tr3就能够作为二极管d1发挥功能。
[0083]
此外，在由pmos晶体管构成二极管d1的情况下，若将pmos晶体管的背栅极端子设定为接地电位以外的电压，则会在pmos晶体管流动漏电电流。因此，构成二极管d1的mos晶体管优选为n型。
[0084]
另外，即便向nmos晶体管tr3的背栅极端子施加与接地电位不同的电压，也由于基板2中nmos晶体管tr3与其他元件电绝缘，所以不会对其他元件给予电影响。因此，能够向nmos晶体管tr3的背栅极端子施加接地电位以外的电压，将nmos晶体管tr3作为二极管d1使用。作为分立部件被提供的二极管d1与利用了nmos晶体管tr3的二极管d1相比电力损耗大，
因此通过将nmos晶体管tr3作为二极管d1使用，能够提高恒压装置1的效率。
[0085]
以上，使用实施方式对本发明进行了说明，但本发明并不被限定于实施方式所记载的范围。在不脱离本发明主旨的范围内能够对实施方式施加各种变更或者改进，施加了该变更或者改进的方式也被包含于本发明的技术范围内。