时间数字转换装置和光学测距传感器的制作方法

本申请属于时间测量技术领域，尤其涉及一种时间数字转换装置和光学测距传感器。

背景技术：

在传感器和仪器仪表等技术领域，很多应用都需要精确测量两个事件之间的时间间隔。以光学测距传感器为例，一种广泛使用的测距方式是脉冲飞行时间法(pulsedtime-of-flight或pulsedtof)，其工作原理为发射一个高瞬时功率的短时光脉冲，然后测量脉冲前往目标并返回的时间间隔，结合光速来计算目标与传感器之间的距离。考虑到光极高的传播速率，为了达到较理想的距离分辨率，如1厘米，要求计时精度至少达到数十皮秒，这就对计时方案的设计提出了很大的挑战。

目前的计时装置，通常是开发专用的集成计时电路(applicationspecificintegratedcircuit，asic)，这种方式虽然灵活性好，可以实现较高的性能，但开发周期长、耗费成本较高。

技术实现要素：

本申请的目的在于提供一种时间数字转换装置，旨在解决传统的计时装置开发周期长、产品成本高的问题。

为了实现上述目的，第一方面，本申请实施例提供了一种时间数字转换装置，包括时钟网络模块、细粒度计数模块、粗粒度计数模块和时长计算模块；

所述时钟网络模块用于根据输入的第一时间戳信号向所述细粒度计数模块输出多个第二时间戳信号，各所述第二时间戳信号均是所述第一时间戳信号经过相同时延后得到的信号；

所述细粒度计数模块用于对各所述第二时间戳信号进行采样，并根据各所述第二时间戳信号的采样结果确定细粒度计数，各所述第二时间戳信号的采样点不同；

所述粗粒度计数模块用于确定所述第二时间戳信号的粗粒度计数；

所述时长计算模块用于根据所述细粒度计数和所述粗粒度计数确定计时值。

在第一方面的一种可能的实施方式中，所述细粒度计数模块包括多级延迟链单元、采样单元和细粒度计数编码器单元；

所述多级延迟链单元用于对各所述第二时间戳信号进行不同延时后输出，得到多个第三时间戳信号；

所述采样单元用于在同一时刻对各所述第三时间戳信号分别进行采样；

所述细粒度计数编码器单元用于根据各所述第三时间戳信号的采样结果确定细粒度计数。

在第一方面的另一种可能的实施方式中，所述多级延迟链单元包括多条延迟链，各所述延迟链的延迟量不同。

在第一方面的另一种可能的实施方式中，所述细粒度计数模块还包括位序重排单元，所述位序重排单元用于将各所述第三时间戳信号的采样结果进行重新排序后输出给所述细粒度计数编码器单元。

在第一方面的另一种可能的实施方式中，所述时间数字转换装置还包括时钟管理模块，所述时钟管理模块用于为所述细粒度计数模块提供采样时钟，为粗粒度计数模块提供系统时钟或采样时钟。

在第一方面的另一种可能的实施方式中，所述时钟网络模块为下列时钟网络中的任一种或任一种的变种网络：全局时钟网络、区域时钟网络、水平时钟网络和io时钟网络。

在第一方面的另一种可能的实施方式中，所述采样单元为串并转换器、双倍速率寄存器或普通寄存器。

在第一方面的另一种可能的实施方式中，所述细粒度计数模块包括多个，所述时钟网络模块具体用于根据所述第一时间戳信号分别向各所述细粒度计数模块输出多个第二时间戳信号；

各所述细粒度计数模块对应的采样点相同；

所述时长计算模块用于采用均值法根据所述粗粒度计数和各所述细粒度计数模块确定的细粒度计数，确定计时结果。

在第一方面的另一种可能的实施方式中，所述细粒度计数模块包括多个，所述时钟网络模块具体用于根据所述第一时间戳信号分别向各所述细粒度计数模块输出多个第二时间戳信号；

各所述细粒度计数模块对应的采样点不同；

所述时长计算模块用于根据所述粗粒度计数和各所述细粒度计数模块确定的细粒度计数，确定计时结果。

第二方面，本申请实施例提供了一种光学测距传感器，包括所述的时间数字转换装置。

本申请实施例与现有技术相比存在的有益效果是：上述的时间数字转换装置，通过时钟网络模块根据输入的第一时间戳信号向细粒度计数模块输出多个第二时间戳信号，各第二时间戳信号均是第一时间戳信号经过相同时延后得到的信号，通过细粒度计数模块对各第二时间戳信号在不同的时刻进行采样，并根据各第二时间戳信号的采样结果确定细粒度计数，通过粗粒度计数模块确定第二时间戳信号的粗粒度计数，通过时长计算模块根据细粒度计数和粗粒度计数确定计时值，从而使时间数字转换装置计时精度高、便于实现、灵活可扩展且成本低廉。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的时间数字转换装置的结构示意图；

图2为本申请实施例提供的时间数字转换装置的细粒度计数模块的结构示意图；

图3为本申请实施例提供的时间数字转换装置的电路结构示意图；

图4为本申请实施例提供的时间数字转换装置的时钟网络模块的结构示意图；

图5为本申请实施例提供的时间数字转换装置的多级延迟链单元和采样单元的结构示意图；

图6为本申请实施例提供的时间数字转换装置的采样波形图；

图7为本申请实施例提供的时间数字转换装置的多个细粒度计数模块的结构示意图。

其中，图中各附图标记：

1-时钟网络模块，2-细粒度计数模块，21-多级延迟链单元，22-采样单元，23-细粒度计数编码器单元，24-位序重排单元，3-粗粒度计数模块，4-时长计算模块，5-时钟管理模块。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

为了解决传统的计时装置开发周期长、产品成本高的问题，可以采用的一种方案是，利用现场可编程门阵列芯片(fieldprogrammablegatearray，fpga)实现高精度时间测量，即基于fpga内部资源完成对时间间隔的高精度测量；在具体实现时，可以采用时间内插的方式，使用fpga时钟信号作为计数器，以粗粒度单位对时间间隔进行计数测量得到粗粒度计数值；同时，借助fpga内部的设计资源进一步对粗粒度时间单位进行细分，得到细粒度计数值，最后整合粗粒度计数值和细粒度计数值，输出最终的计时结果。

具体地，时间内插方式可以包括抽头延迟线法和多相位时钟法，其中，抽头延迟线法可以利用fpga内部的进位链作为延时路径，通过分析粗粒度时间单位内信号在延迟路径上传播的级数来判断细粒度时间，这种方式可以实现较高的分辨率(例如数十皮秒)，但由于fpga内部延时路径延时分布不均匀，导致细粒度时间的测量结果具有非线性；同时，延迟路径上各级的延时时长受制程、温度和电压(pvt)等因素的影响会产生波动，需要定期校准，从而使最终方案变得复杂且影响灵活性。

多相位时钟法可以通过fpga内部的时钟管理模块生成多个同频且相位等间隔的时钟，利用不同时钟的相位差异，在粗粒度时间单元的不同位置对事件进行采样，从而实现时间粒度的进一步划分，但这种方案需要妥善处理多时钟同步计数和跨时钟域的问题，并且受限于fpga时钟资源的最大工作频率和时钟管理模块的输出时钟个数，时间分辨率往往只能达到数百皮秒，在不结合其它技术手段的情况下很难进一步提升。

为此，本申请提供一种时间数字转换装置，通过时钟网络模块根据输入的第一时间戳信号向细粒度计数模块输出多个第二时间戳信号，各第二时间戳信号均是第一时间戳信号经过相同时延后得到的信号，通过细粒度计数模块对各第二时间戳信号在不同的时刻进行采样，并根据各第二时间戳信号的采样结果确定细粒度计数，通过粗粒度计数模块确定第二时间戳信号的粗粒度计数，通过时长计算模块根据细粒度计数和粗粒度计数确定计时值，从而使时间数字转换装置计时精度高、便于实现、灵活可扩展且成本低廉。

图1为本申请第一实施例提供的时间数字转换装置的结构示意图，为了便于说明，仅示出了与本实施例相关的部分。如图1所示，本申请提供的时间数字转换装置，可以包括时钟网络模块1、细粒度计数模块2、粗粒度计数模块3和时长计算模块4。

其中，时钟网络模块1用于根据输入的第一时间戳信号向细粒度计数模块2输出多个第二时间戳信号，各第二时间戳信号均是第一时间戳信号经过相同时延后得到的信号；所述细粒度计数模块2用于对各所述第二时间戳信号进行采样，并根据各所述第二时间戳信号的采样结果确定细粒度计数，各所述第二时间戳信号的采样点不同；粗粒度计数模块3用于确定第二时间戳信号的粗粒度计数；时长计算模块4用于根据细粒度计数和粗粒度计数确定计时值。

本申请实施例中，待测量的第一时间戳信号经输入管脚进入fpga内部后，时钟网络模块1将第一时间戳信号分成多条并进行相同时延后输出第二时间戳信号，各第二时间戳信号到达细粒度计数模块2内部多级延迟链的时刻相同，从而可以解决信号在fpga内部不同路径传输歪斜的问题，同时，因为多条第二时间戳信号输入细粒度计数模块内部多级延迟链单元21的时刻相同，再基于多级延迟链单元21的校准功能，更能确保链路上各级结点的延时长度均匀分布且基本不变，使计时结果具有良好的线性度和一致性，消除制程-电压-温度因素对延迟时长的影响。

其中，时钟网络模块是fpga内部的专用布线资源，通常用于传输时钟信号，可以为下列时钟网络中的任一种或任一种的变种网络：全局时钟网络、区域时钟网络、水平时钟网络和输入/输出(in/out，io)时钟网络。利用时钟网络模块1传输第一时间戳信号，能够使第一时间戳信号到达多级延迟链单元21输入端的时刻基本一致，避免普通布线资源不可控特性带来的歪斜问题。

本实施例中，时间数字转换装置还可以包括时钟管理模块5，用于为细粒度计数模块2提供采样时钟，为粗粒度计数模块3提供系统时钟或采样时钟；时钟管理模块5输出的采样时钟可以与系统时钟相同，也可以不同(例如两者为倍频关系)。

图2为本申请实施例提供的时间数字转换装置的细粒度计数模块的结构示意图，如图2所示，细粒度计数模块2可以包括多级延迟链单元21、采样单元22和细粒度计数编码器单元23。

多级延迟链单元21用于对各第二时间戳信号进行不同延时后输出，得到多个第三时间戳信号；采样单元22用于在同一时刻对各第三时间戳信号分别进行采样；细粒度计数编码器单元23用于根据各第三时间戳信号的采样结果确定细粒度计数。

具体地，fpga的io端口处通常内置多级延迟链资源(即多级延迟链单元21)，本实施例中，多级延迟链单元21可以包括多条延迟链，每条延迟链可以与第二时间戳信号一一对应，时钟网络模块1输出的各个第二时间戳信号被送入对应的延迟链中。

对于每条延迟链，可以在例化时使用参数设置固定的延迟级数，或者在运行时通过配置接口动态调整该延迟链的延迟级数。基于延迟链单元21的延迟级数可调这一特性，本实施例中，可以将数条延迟链设置为延迟级数依次递增的结构，使得通过延迟链单元21将多条第二时间戳信号分别进行延迟后，在延迟链单元21的输出端可以得到经历不同延时后的多条第三时间戳信号。

采样单元22可以包括多个采样寄存器，从延迟链单元21输出的延迟量不等的第三时间戳信号被分别送入采样单元22内多个采样寄存器的输入端，采样寄存器在时钟管理模块5输出的采样时钟的控制下，对输入端的第三时间戳信号进行采样，寄存并输出信号的瞬时电平状态。各采样寄存器可以采用同一采样时钟对输入的第三时间戳信号进行采样，由于各采样寄存器输入的第三时间戳信号具有依次递增的延迟量，因此，各采样寄存器使用同一采样时钟对第三时间戳信号采样，实际上等价于使用多个采样时钟在第二时间戳信号的不同时刻进行采样，从而在采样时钟一个周期内部，进一步细分了计时的颗粒度。

本实施例中，采样寄存器的位置可以临近相应的延迟链，这样可以避免走线延迟不一致而带来歪斜问题。采样寄存器的具体实现形式包括但不限于io逻辑单元内的解串器(即串并转换器(serdes))、双倍速率寄存器及普通寄存器资源；其中解串器可以工作于多种采样速率模式，包括但不限于单倍速率(singledatarate，sdr)、双倍速率(dualdatarate，ddr)和过采样(oversample)。

将各采样寄存器的输出整合后得到的时间戳信号采样结果可以是形如温度计码的位向量，其二进制形式由连续的0和/或连续的1组成，其中0到1和/或1到0的跳变位置对应第二时间戳信号上升沿和/或下降沿在系统时钟周期内部的相对时刻，且每个0和1的时间颗粒度对应两级延迟链之间的延迟量差值，也即细粒度时间单位。细粒度计数编码器单元23以该位向量为输入，输出相应的细粒度计数，这个值代表了第二时间戳信号上升沿和/或下降沿在相应系统时钟周期内部的细分位置。

粗粒度计数模块3可以包括粗粒度计数器，粗粒度计数器以系统时钟或采样时钟的频率进行计数，当某个时钟周期下细粒度计数编码器输出有效值(例如非0值)时，说明该时钟周期内存在第二时间戳信号的上升沿和/或下降沿，此时粗粒度计数器可以输出当前计数，作为时间测量的粗粒度计数，其粗粒度时间单位为粗粒度计数器使用的时钟周期(即系统时钟或采样时钟)。

时长计算模块4根据粗粒度计数和细粒度计数，并结合粗粒度时间单位和细粒度时间单位，即可得到最终的计时结果。例如可以将粗粒度计数乘以粗粒度时间单位得到粗测时间间隔，将细粒度计数乘以细粒度时间单位得到细分时间间隔，然后将粗测时间间隔加上细分时间间隔，得到最终的计时结果。

当时钟管理模块5的采样时钟与系统时钟不同时，细粒度计数模块2还可以包括位序重排单元24，用于将各采样寄存器对输入信号进行采样得到的位向量进行重新排序并发送至细粒度计数编码器单元23。

具体地，各采样寄存器得到的第三时间戳信号采样状态被送入位序重排模块24，位序重排模块24可以在系统时钟域内，根据各个采样寄存器在高频率采样时钟驱动下输出的位向量之间的交错规律，重新调整位序并整合，得到一个以延迟链延迟量之差为颗粒度、反映了第二时间戳信号上升沿和/或下降沿在系统时钟周期内部的相对时刻位置的位向量。

下面以xilinx7系列fpga为例，示例性地示出时间数字转换装置的一种具体的电路结构。

图3为本实施例提供的时间数字转换装置的电路结构示意图，图4为本实施例提供的时间数字转换装置的时钟网络模块的结构示意图，如图3和图4所示，待测的第一时间戳信号经io管脚处的全局输入缓冲器件(ibufg)进入fpga内部，首先沿着通用布线资源(generalrouting)到达全局时钟缓冲器(bufg)，然后经bufg送入全局时钟网络，得到多条经过相同时延的第二时间戳信号。

图5为本申请实施例提供的时间数字转换装置的多级延迟链单元和采样单元的结构示意图，如图5所示，在xilinx7系列fpga中，位于io块中的延迟链单元21可以包括多个idelaye2，idelaye2是用于延迟输入信号的器件，其中内置了一个32级的延迟链。当idelaye2与延迟校准器件(idelayctrl)配合工作时，idelayctrl会以参考时钟的时钟周期为依据，对每个idelaye2内部的延迟链进行实时反馈校准，确保延迟链内部每一级结点的延迟量基本均等，且整条延迟链的总延迟时长保持不变。在延迟校准器件(idelayctrl)的校准机制的作用下，将idelaye2延迟链的步长(即在采样周期内部进一步细分时间的颗粒度)固定为参考时钟的时钟周期的1/64，不受制程-电压-温度的影响，具有较好的一致性。

以时钟管理模块5(mmcm)输出的参考时钟clk_ref频率为200mhz为例，idelaye2的步长则为78.125ps。每个idelaye2的延迟级数可以静态设置或动态调整，以静态设置为例，在硬件描述语言例化idelaye2时，可以通过相应的参数值设置延迟级数。示例性地，如图5所示，一共用到16个idelaye2器件：idelaye2#1～idelaye2#16，延迟级数则依次静态设置为1，2，…，16。

第一时间戳信号沿着全局时钟网络到达16个idelaye2的输入端得到第二时间戳信号，经idelaye2内部延迟链的延时后，在输出端得到16个延迟程度不等的第三时间戳信号，其中相邻的两个第三时间戳信号的延时差为延迟链的步长，即78.125ps。这些信号随即被送入与相应idelaye2临近的采样单元22(iserdese2，具体包括iserdese2#1～iserdese2#16)，采样单元22(iserdese2)是xilinx7系列fpgaio块内置的串并转换器，用于将高频时钟域下的高速串行信号转换为低频时钟域下的并行数据。采样单元22(iserdese2)支持多种串并转换模式，示例性地，本实施例中采用双沿采样(data_rate＝ddr)和2:1的串并转换比(data_width＝4)，在这种设置下，采样单元22(iserdese2)会在每个采样时钟周期的上升沿和下降沿各对输入信号进行1次采样，且每2个采样时钟周期输出一个长度为4的位向量。

为了与该串并转换模式相匹配，时钟管理模块5(mmcm)可以输出两个时钟，分别为采样时钟clk_sample和系统时钟clk_sys，其中，采样时钟clk_sample以频率400mhz为例，连接到每个采样单元22(iserdese2)的clk管脚，用于对其输入端进行双沿采样；其中，系统时钟clk_sys以频率200mhz为例，连接到每个采样单元22(iserdese2)的clkdiv引脚，用于每两个clk_sample周期从o1/o2/o3/o4端口输出一次总位宽为4的位向量。

由于16个iserdese2的输入是延时长度依次递增的第三时间戳信号，且递增步长为idelaye2延迟链的步长(即78.125ps)，而iserdese2的采样时钟频率为400mhz，对应的采样周期为2500ps，若统一使用该采样时钟对延时依次递增的16个第三时间戳信号进行采样，实际上等价于使用16个间隔为78.125ps的采样时钟对第二时间戳信号进行采样。

图6为本申请实施例提供的时间数字转换装置的采样波形图，如图6所示，第16个iserdese2的采样时钟(采样时钟#16)对延时最多(延迟16级)的第三时间戳信号进行采样，因此采样位置在所有iserdese2的最先；而第1个iserdese2的采样时钟(采样时钟#1)对延时最少(延迟1级)的第三时间戳信号进行采样，因此采样位置在所有iserdese2的最后。

每个采样时钟的采样位置间隔为78.125ps(即延迟链的步长)，恰好将400mhz采样时钟的半周期，即1250ps等分为16份，相当于在采样时钟半周期的基础上实现了进一步的时间粒度细分。

16个iserdese2在系统时钟域输出的位向量(位向量#1～位向量#16)，其采样位置存在时间上的交错关系。例如，第16个iserdese2输出的长度为4的位向量，对应的采样沿为边沿1、边沿17、……，而第1个iserdese2输出的长度为4的位向量，对应的采样沿为边沿16、边沿32、……。因此，对于每个系统时钟周期得到的16组长度为4的位向量，需要重新调整各位的顺序，最终整合成一个长度为64的位向量，其位序的先后次序与采样沿的时间先后顺序相对应。

经过位序重排后，即可得到一个长度为64，形如000001111111100000……000的位向量，其中0到1和/或1到0的跳变位置对应第二时间戳信号的上升沿和/或下降沿在系统时钟周期内的细分位置，且细分的颗粒度为78.125ps。因此，通过优先编码器(即细粒度计数编码器)将0到1和/或1到0的跳变位置编码为二进制数值，即可得到相应信号边沿时刻的细粒度计数值。

与此同时，粗粒度计数器对系统时钟周期进行计数；当某个系统时钟周期对应的细粒度计数值为非0，则说明该系统时钟周期内捕获到时间戳信号的上升沿和/或下降沿，此时记录粗粒度计数器的值作为粗粒度计数。这样使用粗粒度计数乘以粗粒度时间单位(5000ps)，加上细粒度计数乘以细粒度时间单位(78.125ps)，即得到了最终的计时结果。

上面是以单个细粒度计数模块2为例，示例性地说明了细粒度计数模块2。图7为本申请实施例提供的时间数字转换装置的多个细粒度计数模块的结构示意图，如图7所示，本实施例中，细粒度计数模块2也可以包括多个，该方案可以包括但不限于如下几种实现方式：

第一种：多个细粒度计数模块2同时对从多个时钟网络模块1上输入的多个并发的第一时间戳信号进行时间测量，即各细粒度计数模块2可以对应不同的第一时间戳信号，针对每个细粒度计数模块2，时长计算模块4可以根据粗粒度计数和该细粒度计数模块2确定的细粒度计数，确定该时间数字转换装置对应的计时结果。

第二种：时钟网络模块1具体用于根据第一时间戳信号分别向各细粒度计数模块2输出多个第二时间戳信号。

各细粒度计数模块2对应的采样点相同。

时长计算模块4用于采用均值法根据粗粒度计数和各细粒度计数模块2确定的细粒度计数，确定计时结果。

即采用多个细粒度计数模块2同时对同一个时钟网络模块1上输入的单个第一时间戳信号进行时间测量，各细粒度计数模块2对应的采样点均相同，将多个细粒度计数模块2的测量结果取平均值后输出平均细粒度计数，时长计算模块4可以根据粗粒度计数和各细粒度计数模块2确定的平均细粒度计数，确定该时间数字转换装置对应的计时结果，从而减少测量值的抖动。

第三种：时钟网络模块1具体用于根据第一时间戳信号分别向各细粒度计数模块2输出多个第二时间戳信号；

各细粒度计数模块2对应的采样点不同；

时长计算模块4用于根据粗粒度计数和各细粒度计数模块2确定的细粒度计数，确定计时结果。

即采用多个细粒度计数模块2同时对同一个时钟网络模块1上输入的单个第一时间戳信号进行时间测量，各细粒度计数模块2对应的采样点不同，各细粒度计数模块2采用的采样时钟频率相同、相位不同，相位具有细微偏移，从而再次细分细粒度时间单位，如图7所示，时长计算模块4可以根据粗粒度计数和各细粒度计数模块2确定的再次细分后的细粒度计数，确定该时间数字转换装置对应的计时结果，进一步提高时间分辨率。

本申请提供的光学测距传感器，包括时间数字转换装置。

本申请实施例中，通过时钟网络模块将第一时间戳信号分发到多级延迟链，利用时钟网络模块各分支的延时等长这一特性，确保各条延迟链的输入端信号(即第二时间戳信号)与第一时间戳信号的同一时刻相对应，解决了信号在fpga内部不同路径传输的歪斜问题；进而常见fpga型号的多级延迟链支持校准功能，内置补偿电路，能够消除制程-电压-温度(pvt)因素对延迟时间的影响，确保链路上各级结点的延时长度均等且基本不变，使计时结果具有良好的线性度和一致性；基于本申请多重采样的计时方式具有较小的死时间(最多不超过粗粒度时间单位)，能够对高频率发生的时间戳信号进行快速连续计时；通过同时使用多个细粒度计数模块，能够进一步提高整个计时装置的性能参数，例如使用多细粒度计数模块取平均来减少计时值抖动，或者使用采样时钟移相来进一步提高计时结果的时间分辨率。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述原边准谐振控制系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的时间数字转换装置和方法，可以通过其它的方式实现。例如，以上所描述的时间数字转换装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个原边准谐振控制系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。