半导体结构及其制造方法与流程

1.本发明的实施例涉及半导体结构及其制造方法。


背景技术：

2.限制和引导电磁波的光波导用作提供各种光子功能的集成光学电路中的组件。集成的光波导通常为施加在可见光谱或红外光谱中的光波长上的信号提供功能，并且具有亚微米尺寸，甚至已经观察到为施加在红外光谱中的光波长上的信号提供功能。然而，常规光波导的热光系数使它们对温度变化极为敏感，这可能导致集成光学电路的故障。尽管正在探索具有更低热光系数的新材料用于光波导，但是已经观察到，要实现期望的限制和引导应用，由新材料制成的光波导通常需要对光学电路进行设计更改(例如，增大尺寸和/或大小)，其中光波导集成到光学电路中。因此，需要改进光波导和光波导的制造来满足ic缩放要求。


技术实现要素：

3.本发明的实施例提供了一种半导体结构，包括：多个掺杂的硅部件，位于衬底上方；多个接触部件，设置在所述多个掺杂的硅部件上方并且电耦接至所述多个掺杂的硅部件；多个下部金属部件，设置在所述多个接触部件上方并且电耦接至所述多个接触部件；多个上部金属部件，设置在所述多个下部金属部件上方并且电耦接至所述多个下部金属部件；第一波导部件，设置在所述多个掺杂的硅部件中的两个邻近的掺杂的硅部件之间；以及第二波导部件，设置在所述第一波导部件上方，其中，所述第二波导部件的顶面高于所述多个接触部件的顶面，使得所述第二波导部件设置在：所述多个下部金属部件中的两个邻近的下部金属部件之间，以及所述多个上部金属部件中的两个邻近的上部金属部件之间。
4.本发明的另一实施例提供了一种半导体结构，包括：掩埋氧化物层；第一介电层，设置在所述掩埋氧化物层上方；第一波导部件，设置在所述第一介电层中；第二介电层，设置在所述第一介电层和所述第一波导部件上方；多个接触部件，设置在所述第二介电层中；第三介电层，设置在所述第二介电层上方；以及第二波导部件，设置在所述第二介电层和所述第三介电层中，其中，所述第二波导部件的顶面高于所述多个接触部件的顶面，其中，所述第二波导部件的部分与所述第一波导部件的部分垂直地重叠。
5.本发明的又一实施例提供了一种制造半导体结构的方法，包括：提供工件，所述工件包括衬底、位于所述衬底上方的掩埋氧化物层和位于所述掩埋氧化物层上方的硅层；将所述硅层图案化为第一硅部件和第二硅部件，所述第一硅部件和所述第二硅部件通过沟槽彼此分隔开；在所述沟槽中沉积填充介电层；用掺杂剂掺杂所述第二硅部件；在掺杂的第二硅部件上方形成接触部件；在所述接触部件上方形成下部金属部件；以及形成多个氮化硅部件，其中，所述多个氮化硅部件中的每个设置在两个邻近的所述接触部件之间以及两个邻近的所述下部金属部件之间。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且进用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1示出了根据本发明的一个或多个方面的用于形成具有波导部件的半导体器件的方法的流程图。
8.图2至图34示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图。
9.图35示出了根据本发明的一个或多个方面的用于形成波导部件的尖端部分的方法的流程图。
10.图36至图43示出了根据本发明的一个或多个方面的在根据图35的方法的制造工艺期间的工件的局部截面图。
11.图44示出了根据本发明的一个或多个方面的用于形成有源波导部件的方法的流程图。
12.图45至图65示出了根据本发明的一个或多个方面的在根据图44的方法的制造工艺期间的工件的局部截面图。
13.图66示出了根据本发明的一个或多个方面的用于形成具有肋的波导部件的方法的流程图。
14.图67至图68示出了根据本发明的一个或多个方面的在图66的方法中的各个阶段处的工件的局部截面图。
15.图69至图74示出了根据本发明的一个或多个方面的包括第一波导部件和第二波导部件的半导体器件的顶视图和局部截面图。
16.图75至图79示出了根据本发明的一个或多个方面的包括有源波导部件的半导体器件的顶视图和局部截面图。
具体实施方式
17.以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
18.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
19.此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖在合理范围内
的数值，考虑到如本领域普通技术人员所理解的在制造期间固有地发生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值范围涵盖包括所述数值的合理范围，诸如在所述数值的 /
‑
10％内。例如，厚度为“约5nm”的材料层可以涵盖的尺寸范围为4.25nm至5.75nm，其中本领域的普通技术人员已知与沉积材料层相关联的制造公差为 /
‑
15％。更进一步地，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
20.限制和引导电磁波的光波导用作提供各种光子功能的集成光学电路中的组件。集成的光波导通常为施加在可见光谱或红外光谱中的光波长上的信号提供功能，并且具有亚微米尺寸，甚至已经观察到为施加在红外光谱中的光波长上的信号提供功能。然而，常规光波导的热光系数使它们对温度变化极为敏感，这可能导致集成光学电路的故障。尽管正在探索具有更低热光系数的新材料用于光波导，但是已经观察到，要实现期望的限制和引导应用，由新材料制成的光波导通常需要对光学电路进行设计更改(例如，增大尺寸和/或大小)，其中光波导集成到光学电路中，导致制造成本的增加。因此，需要改进光波导和光波导的制造来满足ic缩放要求。
21.例如，用于数据通信和远程通信应用的光子器件分别采用波长为1310nm(o波段)和1550nm(c波段)的光。具有亚微米尺寸的硅波导能够限制红外光(即λ>700nm)，这是由于其与可以由氧化硅形成的包覆层的强烈的折射率对比。硅的折射率为约3.47，而氧化硅的折射率为约1.45。使用硅作为波导材料并非没有挑战。由于硅具有较高的热光系数(dn/dt>2.5x10
‑
4 k
‑1)，所以硅对温度变化敏感。在一些情况下，温度变化可能会导致硅光子器件的故障。为了解决温度敏感性问题，硅光波导器件可能需要通过使用加热器或反馈控制机制进行热调节。由于温度只能升高而不能降低，因此这种热调节只能是一个方向，并且需要开销裕度。已经提出将各种低热光系数材料结合到热敏光学器件中。氮化硅是低热光系数材料。氮化硅的热光系数为约1.7x10
‑
5 k
‑1，比硅低约一个数量级。硅光子芯片和氮化硅波导之间的有效光耦接可以使用光斑尺寸转换器(即，光学边缘耦接器)来实现。氮化硅具有比硅低得多的折射率，在约1.86和2.0之间。因此，氮化硅波导的厚度需要大于约400nm和约600nm，以将光限制在o波段(1310nm)和c波段(1550nm)应用中。另外，为了耦接硅波导和氮化硅波导，必须将硅波导和氮化硅间隔开由波长确定的间距。对于o波段和c波段应用，间距为约200nm。由于氮化硅波导的所需厚度和所需的波导到波导的间距可能无法很好地适应现有结构，因此在o波段或c波段应用中采用氮化硅波导可能会涉及结构变化，这可能是昂贵且不期望的。氮化硅波导的采用允许改进的可路由性，并且可以方便地制造氮化硅环形振荡器、光耦接器、分光器和光合路器。
22.现在将参考附图更详细地描述本发明的各个方面。在这方面，图1、图35、图44和图66是示出根据本发明的实施例的由工件形成半导体器件的方法100、300、400和500的流程图。方法100、300、400和500仅是示例，并且不旨在将本发明限制为在方法100、300、400和500中明确示出的内容。可以在方法100、300、400和500之前、期间和之后提供附加步骤，并且对于方法的附加实施例，可以替换、消除或移动所描述的一些步骤。为了简单起见，本文没有详细描述所有步骤。下面结合图2至图34、图36至图43、图45至图65和图67至图68描述方法100、300、400和500，图2至图34、图36至图43、图45至图65和图67至图68是根据方法
100、300、400和500的实施例的处于不同制造阶段的工件200的局部截面图。由于工件200在制造工艺之后将要形成装置或半导体结构，所以工件200也可以称为装置200或半导体结构200。另外，除非另有说明，在整个本发明中，相同的附图标记用于表示相同的部件。
23.参考图1和图2，方法100包括框102，其中提供工件200。如图2所示，工件200包括衬底202、位于衬底202上的掩埋氧化物(box)层204和位于掩埋氧化物层204上的半导体层205。在一个实施例中，衬底202可以是硅(si)衬底。在一些其他实施例中，衬底202可以包括其他半导体，诸如锗(ge)、硅锗(sige)或iii
‑
v族半导体材料。示例iii
‑
v族半导体材料可以包括砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、氮化镓(gan)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化铟镓(ingaas)。box层204可以包括氧化硅，并且半导体层205可以包括硅(si)。在衬底202和半导体层205由硅(si)形成并且box层204由氧化硅形成的一些实施方式中，衬底202、box层204和半导体层205可以是绝缘体上硅(soi)衬底的部分。
24.参考图1和图3至图4，方法100包括框104，其中在半导体层205中形成沟槽212以限定硅部件206。为了限定硅部件206，如图3所示，在半导体层205上方形成第一图案化的硬掩模208。第一图案化的硬掩模208可以是单层或多层，并且可以包括氧化硅、氮化硅或它们的组合。在示例工艺中，在半导体层205上毯式沉积硬掩模层，然后使用光刻和蚀刻工艺图案化硬掩模层以形成第一图案化的硬掩模208。参考图4，使用第一图案化的硬掩模208作为蚀刻掩模，蚀刻半导体层205，以形成限定硅部件206的沟槽212。在一些实施例中，在框104处的蚀刻可以包括干蚀刻、反应离子蚀刻(rie)和/或其他合适的工艺。如图4所示，硅部件206设置在box层204上并且通过沟槽212彼此分隔开。在图68所示的一些可选实施例中，可以形成脊型或肋型硅部件2060。下面将描述形成脊型硅部件2060的方法500。
25.参考图1和图5，方法100包括框106，其中在工件200上方沉积填充介电层214。填充介电层214可以包括氧化硅或含氧化硅的介电材料。在一些实施例中，填充介电层214可以包括正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)和/或其他合适的介电材料，并且可以使用旋涂或可流动化学气相沉积(fcvd)来沉积。在一些其他实施例中，填充介电层214可以包括氧化硅并且可以使用cvd、等离子体增强cvd(pecvd)或其他合适的工艺来沉积。在填充介电层214的沉积之后，工件200可以经受平坦化工艺，诸如化学机械抛光(cmp)工艺。如图5所示，在平坦化工艺之后，硅部件206可以保持由填充介电层214覆盖。
26.参考图1和图6至图7，方法100包括框108，其中形成掺杂的硅部件218以与第一波导部件206交错。当有源波导是期望的时，掺杂的硅部件218在电信号和光学组件之间提供电连接。框108处的操作确定是否可以掺杂硅部件206以成为掺杂的硅部件218或保留硅部件206以用作第一波导部件206。因为在框108处未掺杂的硅部件206将用作波导，所以从框108向前，它们也可以称为第一波导部件206。框108形成第一注入掩模216(图6所示)以暴露预定组的硅部件206，并且实施第一掺杂工艺1100(图7所示)，以根据装置200的设计要求，用n型掺杂剂(诸如磷(p)或砷(as))或p型掺杂剂(诸如硼(b)或二氟化硼(bf2))选择性地掺杂预定组的硅部件206。在一些实施例中，第一注入掩模216可以包括硅、氧化硅、氮化硅、金属、金属氮化物、金属氧化物或金属硅化物。在一些可选实施例中，第一植入掩模216可以是
包括聚合物材料的软掩模。如图7所示，第一掺杂工艺1100形成掺杂的硅部件218，掺杂的硅部件218与由第一注入掩模216覆盖的硅部件206交错。也就是说，每个第一波导部件206邻近一个或两个掺杂的硅部件218。在一些情况下，因为第一注入掩模216没有阻挡来自第一掺杂工艺1100的所有离子，所以第一波导部件206可以在它们的顶面附近被部分地掺杂。在一些实施例中，可以执行退火工艺以激活掺杂的硅部件218中的掺杂剂。在第一掺杂工艺1100之后，去除第一注入掩模216。
27.参考图1和图8，方法100包括框110，其中在工件200上方形成层间介电(ild)层220。ild层220可以包括氧化硅或含氧化硅的介电材料。在一些实施例中，ild层220可包括正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)和/或其他合适的介电材料，并且可以使用旋涂或可流动化学气相沉积(fcvd)来沉积。在一些其他实施例中，ild层220可以包括氧化硅并且可以使用cvd、等离子体增强cvd(pecvd)或其他合适的工艺来沉积。在一些情况下，ild层220可以具有在约250nm与约350nm之间的厚度(沿着z方向)。
28.参考图1和图9至图11，方法100包括框112，其中形成接触部件228以耦接至掺杂的硅部件218。在示例工艺中，如图9所示，在ild层220中形成开口224以暴露掺杂的硅部件218。为了形成开口224，在ild层220上方形成第二图案化的硬掩模222。因为第二图案化的硬掩模222的形成和组分可以类似于第一图案化的硬掩模208的形成和组分，为了简洁起见，省略第二图案化的硬掩模222的详细描述。仍然参考图9，然后使用第二图案化的硬掩模222作为蚀刻掩模来蚀刻ild层220，直到掺杂的硅部件218暴露于开口224中。参考图10，在暴露掺杂的硅部件218的情况下，在暴露的掺杂的硅部件218上形成硅化物层226。在示例工艺中，将金属前体沉积在工件200上方，并且执行退火工艺以在金属前体和掺杂的硅部件218之间产生硅化作用，以形成硅化物层226。合适的金属前体可以包括钛(ti)、钽(ta)、镍(ni)、钴(co)或钨(w)。硅化物层226可以包括硅化钛(tisi)、氮化钛硅(tisin)、硅化钽(tasi)、硅化钨(wsi)、硅化钴(cosi)或硅化镍(nisi)。在一些实施方式中，可以选择性地去除未转化为硅化物层226的金属前体。硅化物层226用于减小至掺杂的硅部件218的接触电阻。在形成硅化物层226之后，可以将金属填充层沉积在硅化物层226上的开口224中。金属填充层可以包括氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)或氮化钽(tan)。如图11所示，可以接着进行平坦化工艺以去除第一ild层220上方的过量金属填充层，从而在第一ild层220中形成接触部件228。在一些情况下，接触部件228可以具有在约350nm和约380nm之间的厚度(沿着z方向)。取决于设计，虽然一些接触部件228物理地设置在下面的掺杂的硅部件218上并且电耦接至下面的掺杂的硅部件218，但是一些接触部件228不耦接至任何掺杂的硅部件218并且是电浮置的。这样的电浮置接触部件228可以称为伪接触部件。图11示出了伪接触部件228d。接触部件228和伪接触部件228d位于掺杂的硅部件218上方的第一互连层中。伪接触部件228d插入隔离区域(接触部件较少的区域)以减小工艺负载效应，或者插入作为隔离结构。伪接触部件228d不执行任何电路功能并且可以是电浮置的。在形成接触部件228和伪接触部件228d之后，执行诸如化学机械抛光(cmp)工艺的平坦化工艺以提供平坦的顶面。在cmp工艺之后，第一ild层220、接触部件228和伪接触部件228d的顶面是共面的。
29.参考图1和图12，方法100包括框114，其中在工件200上方沉积第一金属间介电(imd)层230。第一imd层230可以包括氧化硅或含氧化硅的介电材料。在一些实施例中，第一imd层230可以包括正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)和/或其他合适的介电材料，并且可以使用旋涂或可流动化学气相沉积(fcvd)来沉积。在一些其他实施例中，第一imd层230可以包括氧化硅并且可以使用cvd、等离子体增强cvd(pecvd)或其他合适的工艺来沉积。在一些情况下，第一imd层230可以具有在约180nm与约200nm之间的厚度(沿着z方向)。如图11和图12所示，第一imd层230设置在第一ild层220、接触部件228和伪接触部件228d上。
30.参考图1和图13至图17，方法100包括框116，其中在接触部件228上方形成下部金属部件238。框116处的操作可以包括形成第三硬掩模层232(图13所示)，图案化第三硬掩模层232和蚀刻第一imd层230(图14所示)，去除图案化的硬掩模232(图15所示)，在工件200上方沉积金属填充层236(图16所示)，以及将工件200平坦化以形成下部金属部件238(图17所示)。参考图13和图14，在工件200上方沉积第三硬掩模层232并且图案化第三硬掩模层232以形成第三图案化的硬掩模232。由于第三图案化的硬掩模232的形成和组分类似于第一图案化的硬掩模208的形成和组分，为了简洁起见，省略第三图案化的硬掩模232的详细描述。在图14中，第三图案化的硬掩模232用作蚀刻掩模以蚀刻第一imd层230以暴露开口234中的接触部件228(以及伪接触部件228d)。然后如图15所示，通过对第三图案化的硬掩模232有选择性的干蚀刻工艺去除第三图案化的硬掩模232。参考图16，金属填充层236沉积在工件200上方，包括开口234上方。金属填充层236可以包括氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)或氮化钽(tan)。参考图17，然后执行平坦化工艺以去除第一imd层230上方的过量金属填充层236，以在第一imd层230中形成下部金属部件238。设置在伪接触部件228d上方并且耦接至伪接触部件228d的下部金属部件238不具有任何电路功能，并且可以称为伪下部金属部件238d。下部金属部件238和伪下部金属部件238d位于接触部件228所在的第一互连层上方的第二互连层中。伪下部金属部件238d插入隔离区域(下部金属部件较少的区域)中以减小工艺负荷效应，或者插入作为隔离结构。伪下部金属部件238d不执行任何电路功能，并且可以是电浮置的。
31.参考图1和图18至图23，方法100包括框118，其中在邻近的下部金属部件238和邻近的接触部件228之间形成第二波导部件。框118处的操作包括第二imd层240的沉积(图18所示)，形成第四图案化的硬掩模242(图19所示)，在ild层220、第一imd层230和第二imd层240中形成波导沟槽244(图20所示)，去除第四图案化的硬掩模242(图21中所示)，在工件200上方沉积波导材料246(图22中所示)以及平坦化工件200以形成第二波导部件248(图23中所示)。参考图18，在工件200上方毯式地沉积第二imd层240。由于第二imd层240的沉积和组分与第一imd层230的沉积和组分类似，因此为了简洁起见，省略了第二imd层240的详细描述。如图19所示，在工件200上方形成第四图案化的硬掩模242。第四图案化的硬掩模242的形成和组分可以与第一图案化的硬掩模208的形成和组分类似。因此，为简洁起见，省略了第四图案化的硬掩模242的详细描述。第四图案化的硬掩模242包括位于第一波导部件206正上方的开口243，同时覆盖下部金属部件238。参考图20，第四图案化的硬掩模242用作蚀刻掩模以蚀刻第二imd层240、第一imd层230和ild220以形成波导沟槽244。在所示的实施
例中，波导沟槽244不延伸穿过ild220或填充介电层214。也就是说，第一波导部件206不暴露于波导沟槽244中。如图21所示，工件200经受回蚀刻工艺以去除第四图案化的硬掩模242。如图22所示，在去除第四图案化的硬掩模242的情况下，波导材料246沉积在工件200上方，包括波导沟槽244上方。波导材料246包括氮化硅，并且可以使用cvd、fcvd、pecvd、旋涂或合适的方法沉积。参考图23，可以执行诸如化学机械抛光(cmp)工艺的平坦化工艺以去除第二imd层240上方的过量的波导材料，从而形成并且限定第二波导部件248。
32.参考图1和图24至图26，方法100包括框120，其中在工件200上方沉积第三imd层250、蚀刻停止层(esl)252和第四imd层254。框120处的操作包括沉积第三imd层250(图24所示)，在第三imd层250上方沉积esl 252(图25所示)，以及在esl 252上方沉积第四imd层254(图26所示)。参考图24，第三imd层250沉积在工件200上方，包括第二波导部件248和第二imd层240上方。由于第三imd层250的沉积和组分与第一imd层250的沉积和组分类似，为了简洁起见，省略了第三imd层250的详细描述。然后，如图25所示，在第三imd层250上方沉积esl252。esl252可以包括氮化硅、氮氧化硅和/或其他合适的介电材料，并且可以通过cvd、ald、pecvd或其他合适的沉积技术形成。参考图26，然后在esl 252上方沉积第四imd层254。由于第四imd层254的沉积和组分类似于第一imd层230的沉积和组分，因此为了简洁起见，省略了第四imd层254的详细描述。
33.参考图1和图27至图34，方法100包括框122，其中在下部金属部件238上方形成上部金属部件263和通孔部件264。框122处的操作包括形成第五图案化的硬掩模256(图27所示)，蚀刻穿过第五图案化的硬掩模256以暴露下部金属部件238(图28所示)，去除第五图案化的硬掩模256(图29所示)，沉积第六硬掩模层260(图30所示)，图案化第六硬掩模层260以形成第六图案化的硬掩模260(图31所示)，蚀刻第四imd层254(图32所示)，沉积金属填充层262(图33所示)，以及平坦化工件200以形成上部金属部件263和通孔部件264(图34所示)。
34.参考图27，在第四imd层254上方沉积第五图案化的硬掩模256。第五图案化的硬掩模256的形成和组分可以类似于第一图案化的硬掩模208的形成和组分，因此，为简洁起见，省略了第五图案化的硬掩模256的详细描述。第五图案化的硬掩模256覆盖第二波导部件248上方的区域，但是暴露下部金属部件238上方的区域。如图28所示，在第五图案化的硬掩模256用作蚀刻掩模的情况下，使用干蚀刻工艺蚀刻第四imd层254、esl252和第三imd层250与第二imd层240以暴露开口258中的下部金属部件238。参考图29，通过干蚀刻工艺去除第五图案化的硬掩模256，干蚀刻工艺以比第五图案化的硬掩模256更低的速率蚀刻下部金属部件238。然后参考图30，图30示出了第六硬掩模260共形地沉积在工件200上方，包括开口258上方。然后，如图31所示，图案化第六硬掩模260，以形成第六图案化的硬掩模260。第六图案化的硬掩模260的形成和组分可以与第一图案化的硬掩模208类似。因此，为简洁起见，省略了第六图案化的硬掩模260的详细描述。如图31所示，第六图案化的硬掩模260包括位于第四imd层254的顶面上的上部和位于下部金属部件238上的下部。上部的宽度小于第四imd层254的顶面的宽度。即，上部与第四imd层254的顶面不共末端，并且第四imd层254的边缘部分未由第六图案化的硬掩模260覆盖。
35.参考图32，在第六图案化的硬掩模260用作蚀刻掩模的情况下，蚀刻第四imd层254以修整边缘部分，直到暴露esl 252。结果，沿着x方向，第四imd层254的宽度小于esl 252的宽度。如图32所示，此时，穿过第四imd层254、esl 252、第三imd层250和第二imd层240形成
混合接触开口259。每个混合接触开口259包括下部259l和位于下部259l上方的上部259u。由于去除了第四imd层254的边缘部分，所以沿x方向，上部259u比下部259l宽。参考图33。金属填充层262沉积在工件200上方，包括混合接触开口259上方。金属填充层262可以包括氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)或氮化钽(tan)，并且可以使用pvd沉积。参考图34，然后执行平坦化工艺以去除第四imd层254上方的过量金属填充层262，以在下部259l中形成上部金属部件263，并且在上部259u中形成通孔部件264。
36.设置在伪下部金属部件238d上方并且耦接至伪下部金属部件238d的上部金属部件263不具有任何电路功能，并且可以称为伪上部金属部件263d。类似地，设置在伪上部金属部件263d上方并且耦接至伪上部金属部件263d的通孔部件264不具有任何电路功能，并且可以称为伪通孔部件264d。上部金属部件263和伪上部金属部件263d位于下部金属部件238所在的第二互连层上方的第三互连层中。通孔部件264和伪通孔部件264d位于上部金属部件263所在的第三互连层上方的第四互连层中。伪通孔部件264d插入隔离区域(通孔部件较少的区域)中以减小工艺负载效应，或者插入作为隔离结构。伪通孔部件264d不执行任何电路功能，并且可以是电浮置的。
37.在一些实施例中，可以使用图35中的方法300图案化第二波导部件248，以形成尖端部分。这样的尖端部分允许第二波导部件248有效地耦接至牢固的波导部件。下面结合图37至图44描述方法300的实施例。
38.参考图35和图36，方法300包括框302，其中接收通过方法100的框102
‑
118制备的工件200。在框302处，方法300可以以已经经历框102
‑
118中的操作的工件200开始。如图36所示，在框302处接收的工件200包括衬底202、box层204、设置在box层204上的掺杂的硅部件218以及位于box层204上的第一波导部件206。工件200包括通过硅化物层226耦接至掺杂的硅部件218的接触部件228。在接触部件228上形成下部金属部件238，下部金属部件238设置在第一imd层230和第二imd层240中。第二波导部件248设置在两个邻近的接触部件228之间以及两个邻近的下部金属部件238之间。每个第二波导部件248通过ild层220与邻近的接触部件228间隔开，并且通过第一imd层230与邻近的下部金属部件238间隔开。
39.参考图35和图36，方法300包括框304，其中形成第七图案化的硬掩模270以暴露第二波导部件248。如第一图案化的硬掩模208，第七图案化的硬掩模270可以是单层或多层，并且可以包括氧化硅、氮化硅或它们的组合。在示例工艺中，将硬掩模层毯式沉积在第二imd层240和第二波导部件248上，然后使用光刻和蚀刻工艺图案化硬掩模层以形成第七图案化的硬掩模270。如图36所示，第七图案化的硬掩模270暴露第二波导部件248中的至少一个并且覆盖工件200的其余部分。
40.参考图35、图37和图38，方法300包括框306，其中使暴露的第二波导部件248凹进。如图37所示，将第七图案化的硬掩模270用作蚀刻掩模，使暴露在第七图案化的硬掩模270中的第二波导部件248中的至少一个凹进。在第二波导部件248由氮化硅形成的实施例中，框306处的凹进可以对氮化硅具有选择性。框306处的凹进可以将第二波导部件248的厚度减小至约100nm至约300nm之间，从而形成凹进的第二波导部件2480。如图38所示，在形成凹进的第二波导部件2480之后，通过蚀刻去除第七图案化的硬掩模270。
41.参考图35和图39至图42，方法300包括框308，其中图案化凹进的第二波导部件
2480以形成尖端部分2482。框308处的操作包括形成第八图案化的硬掩模272(图39和图40所示)，蚀刻凹进的第二波导部件2480以形成尖端部分(图41和图42所示)。参考图39，第八硬掩模层272共形地沉积在工件200上方，包括第二imd层240和凹进的第二波导部件2480上方。然后，如图40所示，图案化第八硬掩模层272以形成第八图案化的硬掩模272。第八图案化的硬掩模272的形成和组分可以与第七图案化的硬掩模270的形成和组分类似。因此，为简洁起见，省略了第八图案化的硬掩模272的详细描述。如图41所示，使用第八图案化的硬掩模272作为蚀刻掩模，修整凹进的第二波导部件2480以形成尖端部分2482。虽然尖端部分2482保持设置在下面的第一波导部件206上方，但是尖端部分2482比第二波导部件2480窄，并且更远离邻近的接触部件228。在图42中，通过蚀刻去除第八图案化的硬掩模272。
42.参考图35和图43，方法300包括框310，其中在工件200上方沉积第五imd层274。如图43所示，在工件200上方沉积第五imd层274以覆盖尖端部分2482。第五imd层274可以包括氧化硅或含氧化硅的介电材料。在一些实施例中，第五imd层274可以包括正硅酸四乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)和/或其他合适的介电材料，并且可以使用旋涂或可流动化学气相沉积(fcvd)来沉积。在一些其他实施例中，第五imd层274可以包括氧化硅并且可以使用cvd、等离子体增强cvd(pecvd)或其他合适的工艺来沉积。
43.在一些实施例中，可以使用图44中的方法400将第一波导部件206耦接至有源器件。下面结合图45至图65描述方法400的实施例。
44.参考图44和图45，方法100包括框402，其中提供工件200。类似于图2所示，图45中的工件200包括衬底202、位于衬底202上的掩埋氧化物(box)层204以及位于掩埋氧化物层204上的半导体层205。在一个实施例中，衬底202可以是硅(si)衬底。在一些其他实施例中，衬底202可以包括其他半导体，诸如锗(ge)、硅锗(sige)或iii
‑
v族半导体材料。示例iii
‑
v族半导体材料可以包括砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、氮化镓(gan)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化铟镓(ingaas)。box层204可以包括氧化硅，并且半导体层205可以包括硅(si)。在衬底202和半导体层205由硅(si)形成并且box层204由氧化硅形成的一些实施方式中，衬底202、box层204和半导体层205可以是绝缘体上硅(soi)衬底的部分。
45.参考图44和图45至图46，方法400包括框404，其中形成第一硅部件2061、第二硅部件2062和第三硅部件2063。框404处的操作包括形成不延伸穿过半导体层205的浅沟槽210(图45所示)，以及形成第一硅部件2061、第二硅部件2062和第三硅部件2063(图46所示)。在图45所示的一些实施例中，浅沟槽210的形成包括通过以上关于方法100描述的第一图案化的硬掩模208蚀刻半导体层205。虽然在框404处执行类似的蚀刻工艺以蚀刻半导体层205，但是蚀刻工艺持续较短的时间，使得浅沟槽210不延伸穿过半导体层205以暴露box层204。虽然在图中未明确示出，但是可以形成另一图案化的硬掩模以用于进一步图案化半导体层205，以形成通过剩余的基底半导体层205b连接的第一硅部件2061、第二硅部件2062和第三硅部件2063。在所示的实施例中，框404处的图案化还可以形成一个或多个硅部件206。框404处的蚀刻工艺可以包括干蚀刻、反应离子蚀刻(rie)和/或其他合适的工艺。如图46所示，在形成第一硅部件2061、第二硅部件2062和第三硅部件2063之后，在工件200上方沉积
填充介电层214以形成浅沟槽210和沟槽212(未在图45中示出，但在图4中示出)。可以平坦化填充介电层214以提供平坦的顶面。
46.参考图44和图47至图49，方法400包括框406，其中对第二硅部件2062的部分和第三硅部件2063选择性地执行第二掺杂工艺1200。如图47所示，在框406处，在填充介电层214上方形成第二注入掩模215以暴露第二硅部件2062的部分和第三硅部件2063，而第二硅部件2062的另一部分和第一硅部件2061保持由第二注入掩模215保护。此后，如图48所示，在第二注入掩模215就位的情况下，对工件200执行第二掺杂工艺1200，以选择性地注入第二硅部件2062的暴露部分和暴露的第三硅部件2063。在一些实施例中，第二掺杂工艺1200以第一剂量注入诸如磷(p)或砷(as)的n型掺杂剂。第二注入掩模215在形成和组分方面可以类似于第一注入掩模216。在第二掺杂工艺1200之后，去除第二注入掩模215。如图49所示，第二掺杂工艺1200形成第一n掺杂区域217。
47.参考图44和图50至图52，方法400包括框408，其中对第三硅部件2063选择性地执行第三掺杂工艺1300。在框408处，在填充介电层214上方形成第三注入掩模219以暴露第三硅部件2063与位于第二硅部件2062和第三硅部件2063之间的填充介电层214的部分。如图50所示，第二硅部件2062和第一硅部件2061保持由第三注入掩模219保护。此后，如图51所示，在第三注入掩模219就位的情况下，对工件200执行第三掺杂工艺1300以选择性地注入暴露的第三硅部件2063。在一些实施例中，第三掺杂工艺1300以大于第一剂量的第二剂量注入n型掺杂剂，诸如磷(p)或砷(as)。第三注入掩模219在形成和组分方面可以类似于第一注入掩模216。如图52所示，在第三掺杂工艺1300之后，去除第三注入掩模219。如图52所示，第三掺杂工艺1300将第一n掺杂区域217的部分转变为第二n掺杂区域221。第二n掺杂区域221中的n型掺杂剂浓度大于第一n掺杂区域217中的n型掺杂剂浓度。
48.参考图44和图53至图55，方法400包括框410，其中对第三硅部件2063选择性地执行第四掺杂工艺1400。在框410处，在填充介电层214上方形成第四注入掩模223以仅暴露第三硅部件2063。如图53所示，第二硅部件2062、第一硅部件2061和填充介电层214保持由第四注入掩模223保护。此后，如图54所示，在第四注入掩模223就位的情况下，对工件200执行第四掺杂工艺1400以选择性地注入暴露的第三硅部件2063。在一些实施例中，第四掺杂工艺1400以大于第二剂量的第三剂量注入n型掺杂剂，诸如磷(p)或砷(as)。第四注入掩模223在形成和组分方面可以类似于第一注入掩模216。如图55所示，在第四掺杂工艺1400之后，去除第四注入掩模223。如图55所示，第四掺杂工艺1400将第二n掺杂区域221的部分转变为第三n掺杂区域225。第三n掺杂区域225中的n型掺杂剂浓度大于第二n掺杂区域221中的n型掺杂剂浓度。
49.参考图44和图56至图58，方法400包括框412，其中对第二硅部件2062的部分和第一硅部件2061选择性地执行第五掺杂工艺1500。在框412处，在填充介电层214上方形成第五注入掩模227以暴露第一硅部件2061和第二硅部件2062的另一部分。如图56所示，第二硅部件2062的掺杂部分和第三硅部件2063保持由第五注入掩模227保护。此后，如图57所示，在第五注入掩模227就位的情况下，对工件200执行第五掺杂工艺1500，以选择性地注入暴露的第一硅部件2061和第二硅部件2062的暴露部分。在一些实施例中，第五掺杂工艺1500以第四剂量注入p型掺杂剂，诸如硼(b)或二氟化硼(bf2)。第五注入掩模227在形成和组分方面可以类似于第一注入掩模216。如图58所示，在第五掺杂工艺1500之后，去除第五注入
掩模227。如图58所示，第五掺杂工艺1500形成第一p掺杂区域229。
50.参考图44和图59至图61，方法400包括框414，其中对第一硅部件2061选择性地执行第六掺杂工艺1600。在框414处，在填充介电层214上方形成第六注入掩模231以暴露第一硅部件2061与位于第一硅部件2061和第二硅部件2062之间的填充介电层214的部分。如图59所示，第二硅部件2062和第三硅部件2063保持由第六注入掩模231保护。此后，如图60所示，在第六注入掩模231就位的情况下，对工件200执行第六掺杂工艺1600以选择性地注入暴露的第一硅部件2061。在一些实施例中，第六掺杂工艺1600以大于第四剂量的第五剂量注入p型掺杂剂，诸如硼(b)或二氟化硼(bf2)。第六注入掩模231在形成和组分方面可以类似于第一注入掩模216。如图61所示，在第六掺杂工艺1600之后，去除第六注入掩模231。如图61所示，第六掺杂工艺1600将第一p掺杂区域229的部分变换为第二p掺杂区域233。第二p掺杂区域233中的p型掺杂剂浓度大于第一p掺杂区域229中的p型掺杂剂浓度。
51.参考图44和图62至图64，方法400包括框416，其中对第一硅部件2061选择性地执行第七掺杂工艺1700。在框416处，在填充介电层214上方形成第七注入掩模235以仅暴露第一硅部件2061。如图62所示，第二硅部件2062和第三硅部件2063保持由第七注入掩模235保护。此后，如图63所示，在第七注入掩模235就位的情况下，对工件200执行第七掺杂工艺1700，以选择性地注入暴露的第一硅部件2061。在一些实施例中，第七掺杂工艺1700以大于第五剂量的第六剂量注入p型掺杂剂，诸如硼(b)或二氟化硼(bf2)。第七注入掩模235在形成和组分方面可以类似于第一注入掩模216。如图64所示，在第七掺杂工艺1700之后，去除第七注入掩模235。如图64所示，第七掺杂工艺1700将第二p掺杂区域233的部分转变为第三p掺杂区域237。第三p掺杂区域237中的p型掺杂剂浓度大于第二p掺杂区域233中的p型掺杂剂浓度。
52.在框416处的操作结束时，形成有源器件1000。有源器件1000包括第一n掺杂区域217、第一p掺杂区域229、第二n掺杂区域221、第二p掺杂区域233、第三n掺杂区域225和第三p型掺杂区域237。有源器件1000用作相位调制器，以控制施加在耦接至有源器件1000的第一波导部件206两端的偏置电压。在这方面，有源器件1000也可以称为相位调制器1000。第三n掺杂区域225和第三p掺杂区域237被重掺杂以用作相位调制器1000的低电阻接触件。当被激活时，相位调制器1000可以调制耦接的第一波导部件206的折射率。在图75和图76中示出了可选的相位调制器1002。与相位调制器1002相比，可选相位调制器1002还包括设置在第一n掺杂区域217和第一p掺杂区域229之间的基本上未掺杂的区域(第二硅部件2062的部分)。相位调制器1000包括p
‑
n结，并且配置为耗尽电荷载流子的耗尽模式操作。可选相位调制器1002包括p
‑
i
‑
n(本征为i)结，并且配置为累积模式操作，其中电荷载流子汇集在未掺杂区域中。因为电荷载流子密度可以影响波导的折射率，所以相位调制器1000或可选相位调制器1002可以调制本发明的波导的折射率。
53.参考图44和65，方法400包括框418，其中沉积ild层220。ild层220可以包括氧化硅或含氧化硅的介电材料。在一些实施例中，ild层220可包括正硅酸乙酯(teos)氧化物、未掺杂硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)和/或其他合适的介电材料，并且可以使用旋涂或可流动化学气相沉积(fcvd)来沉积。在一些其他实施例中，ild层220可以包括氧化硅并且可以使用cvd、等离子体增强cvd(pecvd)或其他合适的工艺来沉积。在一些情况下，ild层
220可以具有在约250nm与约350nm之间的厚度(沿着z方向)。
54.在一些实施例中，可以执行图66中的方法500以形成包括图68中所示的较宽的底部206b和较窄的顶部206t的脊型或肋型波导部件2060。下面结合图67至图68描述方法500的实施例。
55.参考图66和图67，方法500包括框502，其中提供工件200。在框502处，方法500可以从工件200开始。类似于图2所示，图67中的工件200包括衬底202、位于衬底202上的掩埋氧化物(box)层204和位于掩埋氧化物层204上的半导体层205。在一个实施例中，衬底202可以是硅(si)衬底。在一些其他实施例中，衬底202可以包括其他半导体，诸如锗(ge)、硅锗(sige)或iii
‑
v族半导体材料。示例iii
‑
v族半导体材料可以包括砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、氮化镓(gan)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化铟镓(ingaas)。box层204可以包括氧化硅，并且半导体层205可以包括硅(si)。在衬底202和半导体层205由硅(si)形成并且box层204由氧化硅形成的一些实施方式中，衬底202、box层204和半导体层205可以是绝缘体上硅(soi)衬底的部分。
56.参考图66和图67，方法500包括框504，其中在半导体层205中形成浅沟槽210以在半导体层205的基底部分上限定顶部206t。框504处的操作包括形成不延伸穿过半导体层205的浅沟槽210。在图67所示的一些实施例中，浅沟槽210的形成包括穿过以上关于方法100描述的第一图案化的硬掩模208蚀刻半导体层205。虽然在框504处执行类似的蚀刻工艺以蚀刻半导体层205，但是蚀刻工艺持续较短的时间，使得浅沟槽210不延伸穿过半导体层205以暴露box层204。浅沟槽210的形成限定了顶部206t，顶部206t设置在半导体层205的基底部分上，而不设置在box层204上。
57.参考图66和图68，方法500包括框506，其中图案化半导体层205的基底部分以形成脊型硅部件2060。虽然在图中未明确示出，但是可以形成另一图案化的硬掩模以用于进一步图案化半导体层205的基底部分以形成脊型硅部件2060。由于其形状，脊型硅部件2060可以称为脊型波导部件2060，或者由于与第二波导部件248的相对位置而可以称为脊型第一波导部件2060。如图68所示，脊型波导部件2060包括底部206b和设置在底部206b上的顶部206t。沿着x方向，底部206b比顶部宽。该轮廓给予名称
‑
脊型硅部件2060。在形成脊型硅部件2060之后，在工件200上方沉积填充介电层214。如图68所示，可以平坦化填充介电层214以提供平坦的顶面。
58.可以对同一工件200执行方法100、300、400和500，以形成各种波导结构。例如，图69至图74包括第一示例结构，而图75至图79示出了第二示例结构。
59.首先参考图69，示出了半导体结构200的顶视图，该半导体结构200包括沿着y方向对准并且部分重叠的第一波导部件206和第二波导部件248。为了便于说明，简化了图69以去除围绕第一波导部件206和第二波导部件248的所有结构。沿着y方向，第一波导部件206可以划分为非锥形部分206nt和锥形部分206tp，并且第二波导部件248可以划分为非锥形部分248nt、锥形部分248tp和尖端部分2482。尖端部分2482与锥形部分206tp部分地重叠以形成光斑尺寸转换器或光学边缘耦接器以将第一波导部件206和第二波导部件248光学耦接。沿着x方向，随着锥形部分206tp远离非锥形部分206nt锥化，锥形部分206tp的宽度从非锥形部分206nt的宽度减小。沿着x方向，非锥形部分248nt的宽度大于尖端部分2482的宽
度。锥形部分248tp用作非锥形部分248nt和尖端部分2482之间的过渡。在以上描述的一些实施例中，第一波导部件206可以由硅形成，并且第二波导部件248可以由氮化硅形成。图35中的方法300或其变型可以用于形成尖端部分2482或锥形部分206tp和248tp。
60.提供了沿着图69中的横截面a
‑
a’、b
‑
b’、c
‑
c’和d
‑
d’的局部截面图，以示出围绕第一波导部件206和第二波导部件248的结构。图70和图71示出了在两个示例性实施例中的沿着横截面a
‑
a’的局部截面图。在图70中，第一波导部件206不是脊型的，而图71示出了采用脊型第一波导部件2060的实施例。在图70和图71中，第一波导部件206(或脊型第一波导部件2060)位于两个掺杂的硅部件218之间。通过硅化物层226，两个掺杂的硅部件218耦接至接触部件228，接触部件228进而耦接至下部金属部件238、上部金属部件263和通孔部件264。沿着横截面a
‑
a’，在第一波导部件206(或脊型第一波导部件2060)上方不存在第二波导部件248。可以使用方法100来制造第一波导部件206，而可以使用方法500来制造脊型第一波导部件2060。
61.图72示出了沿横截面b
‑
b’的局部截面图。在横截面b
‑
b’处，尖端部分2482与锥形部分206tp垂直地重叠。在所示的实施例中，锥形部分206tp不设置在两个掺杂的硅部件218之间，而是设置在单个掺杂的硅部件218旁边。第一波导部件206嵌入在填充介电层214中。由于不耦接至下面的任何掺杂的硅部件，伪接触部件228d设置在填充介电层214上方。尖端部分2482设置在接触部件228和伪接触部件228d之间。为简洁起见，将不再重复结合图70和图71描述的部件。图73示出了沿着横截面c
‑
c’的局部截面图。在横截面c
‑
c’处，尖端部分2482设置在伪接触部件228d和接触部件228之间。然而，应该注意，图73中的伪接触部件228d与图72中的伪接触部件228d不同。另外，在横截面c
‑
c’处，尖端部分2482未设置在第一波导部件206的任何部分上方。为了简洁起见，将不再重复类似部件的描述。
62.图74示出了沿着横截面d
‑
d’的局部截面图。在图74中，第二波导部件248的非锥形部分248nt设置在两个接触部件228之间、两个下部金属部件238之间以及两个上部金属部件263之间。非锥形部分248nt通过ild层220与邻近的接触部件228间隔开。非锥形部分248nt通过第一imd层230与邻近的下部金属部件238间隔开。非锥形部分248nt通过第二imd层240与邻近的上部金属部件263间隔开。非锥形部分248nt未设置在第一波导部件206的任何部分上方，并且可以具有约400nm至约600nm之间的厚度。可以使用图1中的方法100来制造第二波导部件248的非锥形部分248nt。
63.现在参考图75，示出了包括有源波导结构的半导体结构200的顶视图。类似于图69中的半导体结构200，图75中的半导体结构还包括沿着y方向对准并且部分重叠的第一波导部件206和第二波导部件248。第一波导部件206可以划分为非锥形部分206nt和锥形部分206tp，并且第二波导部件248可以划分为非锥形部分248nt、锥形部分248tp和尖端部分2482。尖端部分2482和锥形部分206tp是光斑尺寸转换器。它们部分地重叠以用作光学边缘耦接器，以光学耦接第一波导部件206和第二波导部件248。与图69中的半导体结构200不同，图75中的非锥形部分206nt耦接至有源区域，该有源区域包括第三n掺杂区域225、第二n掺杂区域221和第一n掺杂区域217、第三p掺杂区域237、第二p掺杂区域233和第一p掺杂区域229。可以使用图44中的方法400形成有源区域。在一些实施例中，第一波导部件206的部分(诸如第二硅部件2062的部分，也参见图47)可以保持基本上不掺杂，并且夹在第一n掺杂区域217和第一p掺杂区域229之间。
64.提供了沿着图75中的横截面aa
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aa’、bb
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bb’、cc
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cc’和dd
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dd’的局部截面图，以示出围绕第一波导部件206和第二波导部件248的结构。图76示出了沿着图75中的横截面aa
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aa’的局部截面图。第三n掺杂区域225和第三p掺杂区域237中的每个通过硅化物层226耦接至上面的接触部件228。图76中的接触部件228进而耦接至下部金属部件238、上部金属部件263和通孔部件264。图76中的虚线区域示出了非锥形部分206nt耦接至有源区域。图77示出了沿着图75中的横截面bb
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bb’的局部截面图，该局部截面图可以与图72所示的局部截面图类似。图78示出了沿着图75中的横截面cc
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cc’的局部截面图，该局部截面图可以类似于图73中所示的局部截面图。图79示出了沿着图75中的横截面dd
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dd’的局部截面图，该局部截面图可以类似于图74中所示的局部截面图。因此，为简洁起见，省略了图77至图79的详细描述。
65.本发明的实施例提供了优点。本发明提供了一种装置或半导体结构，该装置或半导体结构包括设置在掺杂的硅部件之间的第一波导部件和设置在耦接至掺杂的硅部件的接触部件之间的第二波导部件。第二波导部件还设置在下部金属部件之间以及上部金属部件之间，下部金属部件设置在接触部件上方，上部金属部件设置在下部金属部件上方。在一些实施例中，第一波导部件由硅形成，并且第二波导部件由氮化硅形成。因为第二波导部件被允许在多于一个的互连层中的部件之间垂直延伸，所以第二波导部件可以具有用于o波段或c波段应用的足够的厚度，而不增大接触部件的厚度。
66.在一个示例性方面中，本发明针对一种装置。该装置包括：多个掺杂的硅部件，位于衬底上方；多个接触部件，设置在多个掺杂的硅部件上方并且电耦接至多个掺杂的硅部件；多个下部金属部件，设置在多个接触部件上方并且电耦接至多个接触部件；多个上部金属部件，设置在多个下部金属部件上方并且电耦接至多个下部金属部件；第一波导部件，设置在多个掺杂的硅部件中的两个邻近的掺杂的硅部件之间；以及第二波导部件，设置在第一波导部件上方，其中第二波导部件的顶面高于多个接触部件的顶面，使得第二波导部件设置在多个下部金属部件中的两个邻近的下部金属部件之间以及多个上部金属部件中的两个邻近的上部金属部件之间。
67.在一些实施例中，第一波导部件具有第一折射率，并且第二波导部件具有不同于第一折射率的第二折射率。在一些实施方式中，第一波导部件包括硅，并且第二波导部件包括氮化硅。在一些情况下，第一波导部件包括第一非锥形部分和从第一非锥形部分延伸的第一锥形部分，第二波导部件包括第二非锥形部分、从第二非锥形部分延伸的第二锥形部分以及从第二锥形部分延伸的尖端部分，并且该尖端部分与第一波导部件的第一锥形部分重叠。在一些实施例中，该装置还包括多个通孔部件，多个通孔部件设置在多个上部金属部件上方并且电耦接至多个上部金属部件。第一波导部件沿着第一方向纵向延伸，并且沿着垂直于第一方向的第二方向，多个通孔部件中的每个的宽度大于多个上部金属部件中的每个的宽度。在一些实施例中，该装置还包括设置在多个掺杂的硅部件和多个接触部件之间的硅化物层。在一些情况下，第一波导部件和第二波导部件配置为在具有约1310nm、约1550nm或两者的波长的红外的情况下操作。在一些实施方式中，多个接触部件包括在约350nm与约380nm之间的厚度。在一些实施例中，第二波导部件设置在多于一个介电层中，并且多于一个介电层包括氧化硅。
68.在另一个示例性方面中，本发明针对一种半导体结构。该半导体结构包括：掩埋氧
化物层；第一介电层，设置在掩埋氧化物层上方；第一波导部件，设置在第一介电层中；第二介电层，设置在第一介电层和第一波导部件上方；多个接触部件，设置在第二介电层中；第三介电层，设置在第二介电层上方；以及第二波导部件，设置在第二介电层和第三介电层中。第二波导部件的顶面高于多个接触部件的顶面，并且第二波导部件的部分与第一波导部件的部分垂直地重叠。
69.在一些实施例中，半导体结构还包括：第一金属互连层，设置在第二介电层中，第一金属互连层包括第一接触部件和第二接触部件；以及第二金属互连层，设置在第三介电层中，第二金属互连层包括第一金属部件和第二金属部件。第二波导部件设置在第一接触部件和第二接触部件之间以及第一金属部件和第二金属部件之间。在一些实施例中，第一波导部件包括第一折射率，并且第二波导部件包括不同于第一折射率的第二折射率。在一些情况下，第一波导部件包括硅，并且第二波导部件包括氮化硅。在一些实施方式中，半导体结构还包括位于第一介电层中的第一掺杂的硅部件和第二掺杂的硅部件。第一波导部件设置在第一掺杂的硅部件和第二掺杂的硅部件之间。在一些情况下，第一波导部件包括位于掩埋氧化物层上的底部和设置在底部上的顶部，并且底部的宽度大于顶部的宽度。在一些实施例中，第二波导部件的厚度大于第一波导部件的厚度。
70.在又一个示例性方面中，本发明针对一种方法。该方法包括提供工件，该工件包括衬底、位于衬底上方的掩埋氧化物层和位于掩埋氧化物层上方的硅层，将硅层图案化为第一硅部件和第二硅部件，第一硅部件和第二硅部件通过沟槽彼此分隔开，在沟槽中沉积填充介电层，用掺杂剂掺杂第二硅部件，在掺杂的第二硅部件上方形成接触部件，在接触部件上方形成下部金属部件以及形成多个氮化硅部件，其中多个氮化硅部件中的每个设置在两个邻近的接触部件之间以及两个邻近的下部金属部件之间。
71.在一些实施例中，该方法还包括在形成接触部件之前，在掺杂的第二硅部件上形成硅化物层。在一些实施方式中，形成接触部件包括在填充介电层、第一硅部件和第二硅部件上方沉积第一介电层。在一些情况下，该方法还包括在形成多个氮化硅部件之后，在下部金属部件上方形成上部金属部件。
72.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。