光电子器件和方法与流程

光电子器件和方法
1.本发明涉及光电子器件和形成光电子器件的方法。
2.硅基波导技术与iii
‑
v半导体的集成提供了两种材料系统的益处。即，iii
‑
v半导体的高速性质以及硅基波导技术的可制造性和稳定性。
3.然而，已经证明将iii
‑
v半导体与硅波导集成在技术上具有挑战性。通常，不良的集成会导致显著的光学损耗。
4.那么，存在对于光电子器件及其制造方法的需要，其使硅基波导技术和iii
‑
v半导体结合，同时又不会引起不可接受的光学损耗。
5.因此，在第一方面，本发明的实施例提供了一种光电子器件，包括：多层光学活性堆叠，包括一个或多个包括iii
‑
v半导体材料的层；输入波导，其布置成将光引导到堆叠中；和输出波导，其布置成将光引导出堆叠；其中多层光学活性堆叠对接或边缘耦合到输入波导和输出波导。
6.有利地，这种光电子器件展现较低的光学损耗。
7.光电子元件可以具有以下可选特征中的任何一个或(在它们兼容的条件下的)任何组合。
8.光电子器件可以包括位于多层光学活性堆叠下方的硅衬底。
9.输入波导和输出波导可以由氮化硅形成。这可以进一步减少器件的光学损耗。
10.该器件可以进一步包括第一抗反射涂层，该第一抗反射涂层位于输入波导和多层光学活性堆叠之间，并且该输入波导可以直接相邻于第一抗反射涂层，并且第一抗反射涂层可以直接相邻于多层光学活性堆叠。
11.该器件可以进一步包括第二抗反射涂层，该第二抗反射涂层位于输出波导和多层光学活性堆叠之间，并且输出波导可以直接相邻于第二抗反射涂层，并且第二抗反射涂层可以之间相邻于多层光学活性堆叠。(一个或多个)第一和/或第二抗反射涂层可以由具有大于输入波导或输出波导的氮化硅芯层的折射率的折射率的氮化硅的成分形成。第一和/或第二抗反射涂层的折射率可以为至少2.6且不大于2.85。第一和/或第二抗反射涂层可以具有如平行于输入波导的引导方向测量的为至少90nm且不大于200nm的相应的长度。
12.多层光学活性堆叠可以直接相邻于输入波导和输出波导。
13.输入波导和输出波导的芯层的折射率可以为至少1.9且不大于2.35。
14.多层光学活性堆叠可以包括缓冲区域和光学活性区域。缓冲区域减轻了硅与inp(或ingaas)之间的晶格常数失配，在缓冲区域上生长了多层光学活性堆叠。缓冲区域可以包括晶体稀有氧化物层。
15.该器件可以进一步包括氧化物包层，该氧化物包层可以直接位于输入波导与缓冲层或掩埋氧化物层之间。
16.该器件可以是电吸收调制器(eam)。eam可以利用量子约束斯塔克效应(qcse)或弗朗兹
‑
凯尔迪什(franz
‑
keldysh)效应。
17.在第二方面，本发明的实施例提供一种形成光电子器件的方法，包括以下步骤：
(a)在衬底上空白生长多层光学活性区域，其中多层光学活性区域包括由iii
‑
v半导体基材料形成的一个或多个层；(b)对多层光学活性区域进行图案化和蚀刻，以便提供多层光学活性堆叠；和(c)相邻于堆叠沉积输入波导和输出波导，该堆叠被布置成以便将输入波导和输出波导对接或边缘耦合到多层光学活性堆叠。
18.有利地，这样的方法导致光电子器件展现较低的光学损耗。
19.光电子元件可以具有以下可选特征中的任何一个或(在它们兼容的条件下的)任何组合。
20.输入波导和输出波导可以由氮化硅形成。
21.该方法可以进一步包括在步骤(b)和(c)之间的、在堆叠的至少一部分周围沉积抗反射涂层的步骤。在沉积抗反射涂层之后，该方法可以包括蚀刻抗反射涂层的步骤。该抗反射涂层可以由具有大于输入波导或输出波导的氮化硅芯层的折射率的折射率的氮化硅的成分形成。该方法可以进一步包括在蚀刻抗反射涂层之后、将块状(bulk)绝缘体沉积到器件上的步骤。该方法可以进一步包括在沉积该块状绝缘体之后的、蚀刻该块状绝缘体的步骤，使得该块状绝缘体的上表面在光学活性堆叠的缓冲层的最上表面之上。
22.覆盖(blanket)生长多层光学活性区域的步骤可以包括生长缓冲区域的初始步骤和生长光学活性区域的后续步骤。缓冲区域可以包括晶体稀土氧化物层。
23.该方法可以进一步包括在步骤(a)和(b)之间、在光学活性堆叠的上表面的顶部上沉积多层硬掩模的步骤。多层掩模可以包括氮化硅层和两个绝缘体层。
24.图案化光学活性堆叠可以包括在光学活性堆叠的上表面的一部分上方沉积光刻胶的步骤，可以在蚀刻光学活性堆叠的步骤之后将其去除。
25.衬底可以由硅形成。衬底可以是绝缘体上硅晶片的绝缘体上硅层。
26.该器件可以是电吸收调制器(eam)。eam可以利用量子限制斯塔克效应(qcse)或弗朗兹
‑
凯尔迪什效应。
27.本发明的其他方面提供：一种计算机程序，其包括代码，该代码在计算机上运行时使计算机执行第二方面的方法；一种计算机可读介质，其存储包括代码的计算机程序，该代码在计算机上运行时使计算机执行第二方面的方法；以及被编程为执行第二方面的方法的计算机系统。
附图说明
28.现在将参考附图通过示例的方式描述本发明的实施例，其中：图1示出了根据本发明的实施例的光电子器件的俯视示意图；图2a是图1的器件沿线a
‑
a'的横截面视图；图2b是图1的器件沿线b
‑
b'的横截面视图；图2c是图1的器件沿线c
‑
c'的横截面视图；图2d是图1的器件沿线d
‑
d'的横截面视图；图3a是图1的器件的变型沿线a
‑
a'的横截面视图；图3b是图1的器件的变型沿线b
‑
b'的横截面视图；图3c是图1的器件的变型沿线c
‑
c'的横截面视图；
图3d是图1的器件的变型沿线d
‑
d'的横截面视图；图4a是图1的器件的变型沿线a
‑
a'的横截面视图；图4b是图1的器件的变型沿线b
‑
b'的横截面视图；图4c是图1的器件的变型沿线c
‑
c'的横截面视图；图4d是图1的器件的变型沿线d
‑
d'的横截面视图；图5a是位于绝缘体上硅晶片上方的缓冲区域的示意性横截面；图5b是位于硅衬底上方的图5a的缓冲区域的示意性横截面；图6a是图5a的缓冲区域和soi晶片以及包括多量子阱层的多层光学活性堆叠的示意性横截面；图6b是图5b的缓冲区域和衬底以及包括多量子阱层的多层光学活性堆叠的示意性横截面；图7a是图5a的缓冲区域和soi晶片以及包括块状iii
‑
v层的多层光学活性堆叠的示意性横截面；图7b是图5b的缓冲区域和衬底以及包括块状iii
‑
v层的多层光学活性堆叠堆叠的示意性横截面；图8a是包括soi晶片上方的晶体稀土氧化物层的变型缓冲区域的示意性横截面；图8b是硅衬底上方的图8a的变型缓冲区域的示意性横截面；图9a是图8a的缓冲区域和soi晶片以及包括多量子阱层的多层光学活性堆叠的示意性横截面；图9b是图8b的缓冲区域和衬底以及包括多量子阱层的多层光学活性堆叠的示意性横截面；图10a是图8a的缓冲区域和soi晶片以及包括块状iii
‑
v层的多层光学活性堆叠的示意性横截面；图10b是图8b的缓冲区域和衬底以及包括块状iii
‑
v层的多层光学活性堆叠的示意性横截面；以及图11(i)
‑
11(xx')(b)示出了本发明的实施例的方法的各种制造步骤。
具体实施方式
29.现在将参考附图讨论本发明的方面和实施例。对于本领域技术人员而言，其他方面和实施例将是显而易见的。
30.图1示出了根据本发明的实施例的光电子器件100的俯视示意图。该器件包括输入波导101，在该示例中，该输入波导101由氮化硅(sin)形成。输入波导耦合到抗反射涂层102，在该示例中，该抗反射涂层也由sin形成但是具有不同的成分。然后将抗反射涂层耦合到多层光学活性堆叠103，该多层光学活性堆叠103包括由iii
‑
v半导体形成的一个或多个层。多层光学活性堆叠可用于以下面更详细讨论的方式调制通过其中的光信令。多层光学活性堆叠在相对端处耦合到另一抗反射涂层102，该另一抗反射涂层102耦合到输出波导104。输出波导和抗反射涂层也由sin形成。
31.器件100包括第一电极105a和第二电极105b，它们可以连接至电子驱动器，并用于在存在于多层光学活性堆叠中的光学信号上传递(impart)调制信号。在该示例中，电极由
铝构成。
32.图2a是图1的器件100沿线a
‑
a'的横截面视图。如可以更详细地看到的那样，抗反射涂层在多层光学活性堆叠的相对横向侧上延伸。还要注意的是缓冲层108，其相邻于硅衬底109并且位于硅衬底和多层光学活性堆叠103之间。缓冲层用于减轻硅衬底和多层光学活性堆叠的底部层之间的晶格常数失配，以向多层光学活性堆叠提供更好的晶体质量，并且以便降低晶体缺陷。在该视图中还示出了上包层106和下包层107，其包覆了输入波导101和输出波导104二者。包层在此示例中由二氧化硅(sio2)构成。
33.在使用中，光进入器件100进入到输入波导101中。然后其沿着“x”方向被引导通过输入波导，并且然后经由抗反射涂层102被耦合到多层光学活性堆叠103中。然后可以施加调制信号，例如，以修改信号的相位或幅度，这是在信号然后经由另一抗反射涂层102被耦合出多层光学活性堆叠103并且进入到输出波导104中之前。
34.图2b是图1的器件沿线b
‑
b'的横截面视图。该视图更详细地示出了输入波导101(注意，输入波导的结构基本上与输出波导104的结构匹配)。输入波导由平板区域、和在“y”方向上远离平板区域延伸的脊或肋区域形成。在该示例中，输入波导由氮化硅形成，其具有约2.2的折射率。此外，在该示例中，平板具有约0.4μm的高度(如从下包层107的最上表面到平板的最上表面测量的那样)。脊或肋具有约0.6μm的高度，使得包括脊和平板的波导的高度为约1μm。
35.图2c是图1的器件沿线c
‑
c'的横截面视图。该视图更详细地示出了位于输入波导和多层光学活性堆叠之间的抗反射涂层102(注意，该涂层的结构基本上与堆叠和输出波导之间的其他抗反射涂层相同)。抗反射涂层103在几何形状上基本上匹配输入波导101，只是其在“x”方向上没有延伸那么远。该示例中的抗反射涂层由具有约2.8的折射率的氮化硅形成。
36.图2d是图1的器件沿线d
‑
d'的横截面视图。该视图更详细地示出了多层光学活性堆叠103。如可以看出的那样，第一电极105a延伸通过上包层106中的通孔，以便电接触多层光学活性堆叠中的一层。类似地，第二电极105b在堆叠的侧壁上延伸，并通过上包层106中的第二通孔，以便电接触多层光学活性堆叠的不同层。
37.图3a是图1的器件的变型300沿线a
‑
a'的横截面视图。图3b是变型器件300沿线b
‑
b'的横截面视图。图3c是变型器件300沿线c
‑
c'的横截面视图。图3d是变型器件300沿线d
‑
d'的横截面视图。
38.在图3a
‑
3d中示出的变型器件300与先前示出的器件100共享特征的情况下，相同的特征由相同的附图标记指示。首要地，该器件300的不同之处在于，缓冲层108位于绝缘体上硅(或器件)层301的顶上。该soi层在掩埋氧化物层302上方，该掩埋氧化物层302在硅衬底109的顶上。
39.图4a是图1的器件的变型400沿线a
‑
a'的横截面视图。图4b是变型器件400沿线b
‑
b'的横截面视图。图4c是变型器件400沿线c
‑
c'的横截面视图。图4d是变型器件400沿线d
‑
d'的变型的横截面视图。
40.在图4a
‑
4d中示出的变型器件400与先前示出的器件100共享特征的情况下，相同的特征由相同的附图标记指示。该器件400的不同之处在于，已经选择性地蚀刻了硅器件层301，以便将其限制在仅抗反射涂层102之间的区域中。因此，掩埋氧化物层302直接相邻于
下包层107。
41.图5a是位于绝缘体上硅晶片上方的缓冲区域的示意性横截面。如前所述，soi晶片包括硅衬底109、掩埋氧化物层302、和硅器件层301。在此示例中，缓冲区域从最上层向下包括以下各层：砷化铟镓(ingaas)或磷化铟(inp)层501；渐变的(graded)砷化铟铝(in
x
al1‑
x
as)层502，其晶格常数从gaas的晶格常数线性(或逐步)改变到inp的晶格常数，其中x从约0.03改变到约0.60，然后回到约0.52，在0.52处in
x
al1‑
x
as的晶格常数与inp的晶格常数近似匹配；砷化镓(gaas)层503；以及锗层(ge)504。层501
‑
504的组合可以被称为缓冲区域或缓冲层，因为它们一起用作随后生长的材料的缓冲层。图5b是位于硅衬底109上方的图5a的缓冲区域的示意性横截面。
42.图6a是图5a的缓冲区域501
‑
504和soi晶片以及包括多量子阱层的多层光学活性堆叠的示意性横截面。多层光学活性堆叠从最上层向下包括以下各层：p掺杂的ingaas层601；p
‑
掺杂的inp层602；基于iii
‑
v半导体的多量子阱层603；以及n掺杂的inp层604。图6b是图5b的缓冲区域和衬底以及包括关于图6a讨论的多量子阱层的多层光学活性堆叠的示意性横截面。
43.图6a和6b中的多层光学活性堆叠可以具有以下成分：层2
‑
5形成缓冲区域或层108，并且层4是渐变的缓冲层。r是该层被重复的次数。
44.图6a和6b中的多层光学活性堆叠可以具有以下成分：
在此示例中，层2和3形成缓冲区域或缓冲层。r是该层被重复的次数。
45.图7a是图5a的缓冲区域和soi晶片以及包括块状iii
‑
v层的变型多层光学活性堆叠的示意性横截面。与量子限制的斯塔克效应示例相比，块状iii
‑
v层可以利用弗朗兹
‑
凯尔迪什效应，以制造与偏振无关的电吸收调制器(eam)。多层光学活性堆叠从最上层向下包括以下各层：p掺杂的ingaas层701；p掺杂的inp层702；基于iii
‑
v半导体的块状层703；以及n掺杂的inp层。图7b是图5b的缓冲区域和衬底以及变型多层光学活性堆叠的示意性横截面。图7a和7b中的变型多层光学活性堆叠可以具有以下成分：层1
‑
5形成了前面讨论的缓冲区域或缓冲层。由inalas形成的层4是渐变缓冲层。
46.图8a是包括soi晶片上方的晶体稀土氧化物层的变型缓冲区域的示意性横截面。变型缓冲区域包括两层：磷化铟层801和晶体稀土氧化物(creo)层802。creo层在inp层下方，并且在该示例中相邻于硅器件层301。图8b是在硅衬底109上方的图8a的变型缓冲区域的示意性横截面。
47.图9a是图8a的缓冲区域和soi晶片以及包括层601至604的多层光学活性堆叠的示意性横截面。图9b是图8b的缓冲区域和衬底以及包括层601至604的多层光学活性堆叠的示意性横截面。
48.图9a和9b中的多层光学活性堆叠可以具有以下成分：层2和3层形成前面提到的缓冲区域或缓冲层。
49.图10a是图8a的缓冲区域和soi晶片以及包括层701
‑
704的变型多层光学活性堆叠的示意性横截面。图10b是图8b的缓冲区域和衬底以及包括层701
‑
704的变型多层光学活性堆叠的示意性横截面。
50.图9a和9b中的变型多层光学活性堆叠可以具有以下成分：
图11(i)
‑
11(xx')(b)示出了本发明的实施例的方法的各种制造步骤。尽管图11(i)
‑
11(xx')(b)中所示的多层光学活性堆叠、缓冲区域、和平台(即衬底)与图6b中示出的那些基本上匹配，但本文中示出的多层光学活性堆叠、缓冲区域或缓冲层、或平台中的任何都可以被替代。也就是说，示出的制造步骤可适用于本文中公开的缓冲类型、多层光学活性堆叠、和平台中的任何。
51.在第一步骤中，如图11(i)中所示，提供硅衬底109。如果使用例如图5a中所示的平台，则将提供soi晶片。接下来，在图11(ii)中所示的步骤中，从硅衬底的暴露的上表面外延生长缓冲区域或缓冲层108。随后，在图11(iii)中所示的步骤中，从缓冲区域108的暴露的上表面外延生长多层光学活性区域852。接下来，二氧化硅层901、氮化硅902、和另外的二氧化硅901层以该顺序在多层光学活性区域852的暴露的上表面的顶上沉积。其结果在图11(iv)中示出。
52.接下来，在图11(v)(a)中所示的步骤中，光刻胶903被沉积并图案化，以便限定多层光学活性堆叠103。图11(v)(b)从第一示例中的俯视的视角示出相同的步骤，并且图11(v')(b)示出了第二示例中步骤的变型。在两个示例中，光刻胶的横向侧相对于“z”方向成角度α。在该示例中，角度α具有约8
°
的值。在第一示例中，图案化的光刻胶903具有平行四边形的几何形状。在第二示例中，在光刻胶的一部分中形成间隙，使得光刻胶具有倒置的“u”形的形式。
53.在提供光刻胶之后，取决于缓冲区域厚度和随后的下包层107厚度，向下执行蚀刻至缓冲区域的gaas层或缓冲区域的渐变inalas层。通常，输入和输出波导不应遇到由下包层厚度引起的光学损耗。该蚀刻的结果在图11(vi)(a)中以横截面示出，由此现在已经限定了多层光学活性堆叠103。图11(vi)(b)从俯视图示出了第一示例中的相同步骤，并且图(vi')(b)从俯视图示出了第二示例中的相同步骤。在两个示例中，为了清楚起见，已经省略了上部二氧化硅层901。
54.接下来，在图11(vii)中所示的步骤中，将富硅氮化硅抗反射涂层102沉积在器件的所有暴露表面上。如图中所示，抗反射涂层不仅存在于多层光学活性堆叠103的侧壁上，而且存在于上部二氧化硅层901的上表面以及还有暴露的缓冲区域的上表面上。然后使用
各向异性蚀刻过程，以去除除了多层光学活性堆叠103的侧壁上的那些部分102之外的所有抗反射涂层。该各向异性蚀刻过程的结果在图11(viii)中示出。
55.随后，在图11(ix)中所示的步骤中，将另外的二氧化硅901沉积在器件上方。沉积提供了二氧化硅901区域，其整个围绕抗反射涂层102和多层光学活性堆叠103延伸。在图11(vi')(b)中提到的第二示例中，该步骤还提供了隔离垫906，其在下面更详细地讨论。接下来，在图11(x)中所示的步骤中，执行化学机械平面化(cmp)过程，使得二氧化硅910区域的最上表面与上部氮化硅层902的最上表面对齐。要注意的是，这包括去除先前示出的上部二氧化硅层。
56.在该cmp过程之后，执行进一步的蚀刻，以使得二氧化硅区域提供下包层107。蚀刻的高度取决于随后形成的输入/输出波导以及多层光学活性堆叠103的模式中心。在图11(xi)中示出了进一步蚀刻的结果。
57.在进一步的蚀刻步骤之后，在图11(xii)中所示的步骤中，以与二氧化硅相同的方式沉积氮化硅902。即，该沉积提供了氮化硅区域902，该氮化硅区域902整个围绕抗反射涂层102和多层光学活性堆叠103的暴露区延伸。接下来，在图11(xiii)中所示的步骤中，cmp过程用于将氮化硅区域902的最上表面与下部二氧化硅层901的最上表面对准。要注意的是，这包括去除先前提到的氮化硅层902。在cmp过程之后，执行进一步的蚀刻，使得限定输入和/或输出波导的高度。选择蚀刻的高度，以便使输入和/或输出波导与多层光学活性堆叠之间的耦合效率最大化。蚀刻的结果在图11(xiv)中示出。
58.在氮化硅902区域已经被蚀刻之后，另外的二氧化硅901被沉积在器件上方，然后被平面化。这在图11(xv)中示出。
59.接下来，在芯区域的任一侧上向下部分地蚀刻多层光学活性堆叠至掺杂层，以形成光学活性堆叠波导，并且输入和输出波导也被部分地蚀刻，以形成具有自对准的脊或肋。图11(xvi)示出了用于该蚀刻步骤的光刻胶903，并且图11(xvii)(a)和(b)分别是沿线a
‑
a'和b
‑
b'的横截面。要注意的是，如图11(xvii)(b)中所示，执行蚀刻使得多层光学活性堆叠的掺杂层905的上表面被暴露。在此示例中，它是n掺杂的磷化铟层。图11(xvii)(d)和(e)示出输入波导和沿光学活性堆叠波导的输入侧中的图11(xvii)(c)中的线c
‑
c'和d
‑
d'的抗反射层横截面，并且相同的横截面也处于光学活性堆叠波导的输出侧中。
60.可替代地，在参考图11(vi')(b)讨论的第二示例中，多层光学堆叠在芯区域的一侧上向下部分地蚀刻至掺杂层905。这在图11(xvii')和11(xvii')(a)
‑
(b)中示出，其是沿线a
‑
a'和b
‑
b'的横截面。如图11(xvii')(b)中所示，执行蚀刻使得多层光学活性堆叠的一侧上的掺杂层905的上表面被暴露。另一方面，先前提供的隔离垫906用作蚀刻停止挡件(stop)。掺杂层905的小区域可以在与隔离垫906相同的侧上被暴露。
61.图11(xviii)和11(xviii)(a)
‑
(b)示出了仅针对第一示例执行而在第二示例中跳过的步骤。在该步骤中，提供了另外的二氧化硅，其限定了上包层106。然后通过该二氧化硅并且还通过掺杂层905执行蚀刻，并且部分地蚀刻到缓冲区域的随后的暴露层907中。该蚀刻的结果在图11(xviii)(b)中最清楚地示出，图11(xviii)(b)是沿图11(xviii)中示出的线b
‑
b'的横截面。
62.在任一示例中，执行沉积另外的二氧化硅并蚀刻一个或多个通孔908的步骤。这在图11(xix)和11(xix)(a)
‑
(b)中示出。如在图11(xix)(a)和11(xix)(b)(它们分别是沿图11
(xix)的线a
‑
a'和b
‑
b'的横截面)中最清楚地示出的那样，在多层光学活性堆叠103的最上层上方形成一个通孔908，并且在掺杂层905上方形成另一个通孔908s。图11(xix)(b)是第一示例的横截面，并且图11(xix')(b)是第二示例的横截面。
63.在提供通孔908之后，执行金属化过程以提供先前讨论的第一电极105a和第二电极105b。图11(xx)从俯视图示出了此金属化过程的结果。图11(xx)(a)是沿图11(xx)的线a
‑
a'的横截面。图11(xx)(b)是针对第一示例的沿图11(xx)的线b
‑
b'的横截面，并且图11(xx')(b)是针对第二示例的沿图11(xx)的线b
‑
b'的横截面。
64.尽管已经结合上述示例性实施例描述了本发明，但是当给出本公开时，许多等同的修改和变化对于本领域技术人员将是显而易见的。因此，以上阐述的本发明的示例性实施例被认为是说明性的而不是限制性的。在不脱离本发明的精神和范围的情况下，可以对所描述的实施例进行各种改变。
65.特征列举100、300、400 光电子器件101 输入波导102 抗反射涂层103 多层光学活性堆叠104 输出波导105a、b 电极106 上包层107 下包层108 缓冲层109 衬底301 soi层302 掩埋氧化物层501
‑
504 缓冲层601
‑
604 iii
‑
v半导体堆叠层701
‑
704 iii
‑
v半导体堆叠层801
‑
802 缓冲层852 多层光学活性区域901 sio2902 sin903 光刻胶905 多层光学活性堆叠的掺杂层906 隔离垫907 缓冲区域的暴露层908 通孔