制造屏蔽栅极沟槽MOSFET装置的方法与流程

制造屏蔽栅极沟槽mosfet装置的方法
1.相关申请的交叉引用
2.本技术是2019年3月1日提交的美国专利申请no.16/290,834的部分继续申请，该申请涉及并要求2018年3月1日提交的美国临时专利申请no.62/637,274的优先权，它们的全部内容通过引用明确并入本文。
技术领域
3.本发明涉及半导体装置，更具体地，涉及装置结构和形成沟槽金属氧化物半导体场效应晶体管(mosfet)装置的方法。


背景技术：

4.在功率金属氧化物半导体场效应晶体管(mosfet)装置中，由于新结构、先进工艺技术和工具的可用性，每平方面积的电阻不断降低，mosfet产品的裸芯尺寸也越来越小。与低性能较大裸芯面积型功率mosfet相比，具有较小裸芯尺寸的先进沟槽mosfet产品中要解决几个挑战，例如：(1)增加的较小裸芯的热阻，以及(2)在非钳位电感、高dv/dt以及二极管恢复操作模式下，提高mosfet的鲁棒性以处理更高的电流密度。
5.制造更薄的裸芯和改善的功率装置封装可以解决功率mosfet装置中的热阻相关的问题。改善更小裸芯中的功率mosfet装置的鲁棒性包括例如(1)提供结构和工艺以在mosfet主体的中间将击穿局部化，(2)确保装置雪崩击穿发生在有源装置单元(mosfet)而不是终端区域，(3)保持极低的p体源极短路阻抗，以防止mosfet的寄生npn双极晶体管导通。非自对准的p体接触与沟槽的掩模未对准导致mosfet的p体和n 源之间的短路电阻增加。


技术实现要素：

6.本发明的一方面包括一种用于形成屏蔽栅极沟道mosfet装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成以交替方式设置在前表面的有源区域中的多个栅极沟槽和接触沟槽的阵列，栅极沟槽和接触沟槽的阵列从前表面朝向半导体衬底正交地延伸，其中每个栅极沟槽限定第一深度和第一宽度并且每个接触沟槽限定第二深度和第二宽度，并且其中第一深度和第一宽度分别大于第二深度和第二宽度；在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；将侧壁上的屏蔽氧化物层的暴露部分的厚度减小到预定厚度；移除未掺杂的多晶硅层以暴露下面的硅氧化物层；从栅极沟槽的侧壁蚀刻具有预定厚度的屏蔽氧化物层，这导致在硅氧化物层上方的沟槽侧壁的暴露表面，其中蚀刻具有预定厚度的屏蔽氧化物层也将硅氧化物层的厚度减小相同的预定厚度；在沟槽侧壁和暴露的硅表面上生长栅极氧化物层；以及在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦
化。
7.本发明的另一方面包括一种用于形成屏蔽栅极沟槽mosfet装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成以交替方式设置在前表面的有源区域中的多个栅极沟槽和接触沟槽的阵列，栅极沟槽和接触沟槽的阵列从前表面朝向半导体衬底正交地延伸，其中每个栅极沟槽限定第一深度和第一宽度并且每个接触沟槽限定第二深度和第二宽度，并且其中第一深度和第一宽度分别大于第二深度和第二宽度；在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；从栅极沟槽的侧壁移除屏蔽氧化物层的暴露部分，这导致在硅氧化物层上方的沟槽侧壁的暴露表面；蚀刻未掺杂的多晶硅层以暴露下面的硅氧化物层，其中蚀刻未掺杂的多晶硅层也蚀刻暴露的侧壁的表面，导致相对于硅氧化物层下方的栅极沟槽的第一宽度，栅极沟槽的宽度在硅氧化物层上方增加至第三宽度；在沟槽侧壁的表面和所有暴露的硅表面上生长栅极氧化物层；以及在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦化。
8.本发明的另一方面提供了一种用于形成屏蔽栅极沟槽mosfet装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成设置在前表面的有源区域中的多个栅极沟槽的阵列，栅极沟槽的阵列从前表面朝向半导体衬底正交地延伸，在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；将侧壁上的屏蔽氧化物层的暴露部分的厚度减小到预定厚度；移除未掺杂的多晶硅层以暴露下面的硅氧化物层；从栅极沟槽的侧壁蚀刻具有预定厚度的屏蔽氧化物层，这导致在硅氧化物层上方的沟槽侧壁的暴露表面，其中蚀刻具有预定厚度的屏蔽氧化物层也将硅氧化物层的厚度减小相同的预定厚度；在沟槽的侧壁和所有暴露的硅表面上生长栅极氧化物层；在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦化；形成在栅极沟槽之间延伸的体区域和源极区域；在前表面形成电介质层；通过蚀刻穿过电介质层和蚀刻穿过沟槽栅极之间的源极区来形成体接触沟槽；以及形成用于源极电极和栅极电极的顶部金属层。
附图说明
9.图1是包括屏蔽栅极沟槽mosfet装置结构的本发明实施例的示意图。
10.图2a
‑
2m是用于形成屏蔽栅极沟槽mosfet装置结构的方法实施例的示例性步骤的示意图；
11.图3是包括大单元间距应用的屏蔽栅极沟槽mosfet装置结构的本发明实施例的示意图；
12.图4a
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4d是用于形成大单元间距应用的屏蔽栅极沟槽mosfet装置结构的另一个方法实施例的示例性步骤的示意图；以及
13.图5a
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5b示出了包括本发明的工艺实施例的流程图。
具体实施方式
14.除了功率mosfet装置的鲁棒性改善之外，本发明的实施例还涉及形成用于诸如屏蔽栅极沟槽(sgt)mosfet装置的半导体装置和其他半导体装置的诸如中间多晶硅电介质(ipd)层或中间多晶硅氧化物(ipo)层的电绝缘的多晶间电介质层的方法。ipd和ipo术语在本技术中可以互换使用，以指代中间多晶硅电介质。
15.在sgt mosfet装置结构的mos栅极沟槽中，在沟槽的下半部分处的屏蔽多晶硅(poly 1)和沟槽的上半部分处的栅极多晶硅(poly 2)之间的ipo层的厚度变化可能会导致漏极到源极的电阻(rd)和栅极到漏极的电容(cgd)中的不期望的变化。本发明的实施例包括除相对于栅极沟槽的自对准的源极和p体接触之外的用于最小化ipo层中的厚度变化的方法，以在sgt沟槽mosfet中实现最小的性能变化，并防止在高温栅极偏置可靠性(htgb)测试期间出现故障。
16.通常，在屏蔽多晶硅沉积之后，可以移除在屏蔽多晶硅层上方的mos栅极沟槽的侧壁上的硅氧化物层，并且在栅极氧化物层形成步骤期间可以通过部分氧化屏蔽多晶硅层在屏蔽多晶硅层上形成ipo层，这也在沟槽侧壁的暴露部分上形成栅极氧化物层。尽管氧化物在多晶硅上生长可能比在单晶硅侧壁上生长得相对较厚，但在栅极氧化物形成阶段期间在屏蔽多晶硅上生长的ipo对可靠地满足vgs
‑
max额定值可能不够厚。因此在这样的传统技术中，例如为制造分裂栅极或屏蔽栅极型mosfet结构，在屏蔽多晶硅沉积步骤和随后的向下蚀刻工艺步骤之后，可以沉积附加的硅氧化物以填充栅极沟槽。然后将填充栅极沟槽的该附加硅氧化物平面化并向下蚀刻，以形成比栅极氧化物厚约1.5至5倍的ipo层。在这种传统工艺中，ipo中的厚度变化可能非常大，因为最终的ipo厚度可能会因mos栅极沟槽的深度变化和屏蔽多晶硅的回蚀刻变化以及沉积的硅氧化物的回蚀刻变化而变化。
17.与传统技术相反，本发明的实施例可以在具有最小ipo厚度变化的屏蔽多晶硅层的顶部上提供更厚的ipo形成方法。由于ipo生长或沉积开始于mos栅极沟槽中的屏蔽多晶硅层的表面，因此该工艺可以具有小于约5％的变化的可重复性，并且不受沟槽深度和屏蔽多晶硅蚀刻变化的影响。
18.因此，在一个实施例中，本发明提供了一种沟槽mosfet装置，该沟槽mosfet装置包括形成在半导体晶片上的多个金属氧化物半导体(mos)栅极沟槽或栅极沟槽和p体接触沟槽或接触沟槽的阵列。半导体晶片可以是包括形成在硅衬底上的外延硅顶层的硅晶片。栅极沟槽和接触沟槽可以交替方式设置在晶片的顶表面上的有源区域中并且正交地延伸到晶片中。接触沟槽的深度和宽度可以小于栅极沟槽的深度和宽度。将接触沟槽设置在与栅极沟槽相邻的p体区域之内。位于接触沟槽的底部处的重掺杂p 体区域可以经由接触沟槽的接触材料或接触电极(例如，金属填充物)的部分与mosfet装置的源极电极电接触。
19.在一个实施例中，每个栅极沟槽可以包括通过本发明的工艺形成的栅极沟槽堆叠体。本发明的栅极沟槽堆叠体可以包括第一掺杂多晶硅层，该第一掺杂多晶硅层通过电绝缘多晶硅氧化物层与第二掺杂多晶硅层分离。在一个实施例中，第一和第二掺杂多晶硅层可以是n 掺杂多晶硅。形成栅极沟槽堆叠体的工艺可以开始于用沟槽氧化物层共形地且连续地涂覆沟槽侧壁和沟槽底部来衬垫栅极沟槽底部和侧壁。在接下来的步骤中，可以在涂覆有沟槽氧化物层的栅极沟槽中沉积第一掺杂多晶硅层，以优选地部分填充栅极沟槽。
20.通过氧化栅极沟槽中的第一掺杂多晶硅层，可以将第一掺杂多晶硅层(屏蔽多晶
硅)的顶部转化为具有预定厚度的多晶硅氧化物层，然后可以在多晶硅氧化物层的顶部上沉积牺牲材料。该牺牲材料可以是可以完全填充栅极沟槽的未掺杂的多晶硅。可以回蚀刻填充栅极沟槽的未掺杂的多晶硅以减小其厚度，从而在多晶硅氧化物层上形成牺牲帽层。在接下来的步骤中，可以减薄栅极沟槽的侧壁上的沟槽氧化物层的暴露部分，以使其厚度减小到预定厚度，然后可以从多晶硅氧化物层的表面移除牺牲帽层。一旦暴露出硅氧化物层的表面，就可以完全蚀刻并移除沟槽侧壁上的和多晶硅氧化物层上方的具有预定厚度的沟槽氧化物层的剩余部分，以清洁和暴露栅极沟槽壁的硅表面。该蚀刻工艺还可以将多晶硅氧化物层的厚度减小相同的预定厚度。
21.在从栅极沟槽壁的上部(即绝缘多晶硅氧化物层上方的沟槽氧化物的部分)清洁沟槽氧化物的剩余部分之后，可以通过氧化栅极沟槽的侧壁的已清洁的硅表面来形成栅极氧化物。可以沉积第二掺杂多晶硅层(栅极多晶硅)以填充栅极沟槽的上部。第二掺杂多晶硅层可以与沟槽侧壁上的栅极氧化物层以及将第二掺杂多晶硅层与第一掺杂多晶硅层分离的多晶硅氧化物层接触。ipo可以通过两种方法形成，通过第一多晶硅的热氧化在第一多晶硅层上生长多晶硅氧化物，或者通过简单地沉积具有所需厚度的氧化物层而不改变随后的工艺流程。
22.图1以示意性截面图图示了屏蔽栅极沟槽mosfet装置结构100中的有源单元结构的实施例，屏蔽栅极沟槽mosfet装置结构100包括具有前表面101a或顶表面101a和后表面101b的半导体层101，后表面101b可以覆盖半导体衬底(未示出)。半导体层101和半导体衬底可以只是较大裸芯(未示出)或晶片的小的示例性部分，其可以包括图1中所示的示例性有源单元结构。如下所示，本公开中描述的许多半导体结构和有源单元区域可以使用各种使用相同或不同的掩模步骤的工艺在相同裸芯上形成。
23.在一个实施例中，半导体层101可以是在半导体衬底上生长的外延(epi)单晶硅层。半导体层101可以具有第一类型导电性或n型导电性，即掺杂有n型掺杂剂(诸如砷(as)离子或磷(p)离子)。半导体衬底也可以具有n型导电性；然而，半导体衬底掺杂有比半导体层101的n掺杂剂浓度更高的n型掺杂剂浓度，用n 表示n型掺杂剂浓度以指示其高n掺杂剂浓度。
24.半导体层101可以包括以交替方式形成在mosfet装置100的有源区域108中的并且从前表面101a朝向背表面101b正交地延伸的多个mos栅极沟槽104和p体接触沟槽106的阵列。为了清楚起见，本公开中的图总体上仅示出位于p体接触沟槽106的两侧的两个mos栅极沟槽104，第一mos栅极沟槽104a和第二mos栅极沟槽104b。sgt mosfet装置可以包括以交替方式(即“栅极沟槽/接触沟槽/栅极沟槽/接触沟槽/...”的顺序)设置在装置的有源区域中的多个栅极沟槽和接触沟槽。在以下公开中，mos栅极沟槽将被称为栅极沟槽104并且p体接触沟槽将被称为接触沟槽106。
25.参考图1，栅极沟槽104和接触沟槽106在通过图案化和蚀刻前表面101a在半导体层101中形成的横截面中是矩形的，并且栅极沟槽104和接触沟槽106沿着半导体层101的前表面101a彼此平行地延伸。在形成栅极沟槽104和接触沟槽106的过程期间，栅极沟槽104和接触沟槽106在半导体层101中可以是或可以不是自对准的，即，阵列中的将每个栅极和接触沟槽分离的测量距离可以相同或不同。
26.栅极沟槽104由侧壁105a和底壁105b限定，并且接触沟槽106由侧壁107a和底壁
107b限定。接触沟槽106可以对称地定位在栅极沟槽104之间，即自对准方式。栅极沟槽104可以具有用d1表示的第一深度和用w1表示的第一宽度。接触沟槽106可以具有用d2表示的第二深度和用w2表示的第二宽度。在一个实施例中，d1可以大于d2，并且w1可以大于w2。在另一个实施例中，d1/2可以大于d2，并且w1/2可以大于w2。第一深度d1可以在约1
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10微米的范围内并且第二深度d2可以在约0.3
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1微米的范围内。第一宽度w1可以在约0.4
‑
2微米的范围内并且第二宽度w2可以在约0.15
‑
0.3微米的范围内。
27.具有第二类型导电性或p型导电性的第一接触区域112a或第一p体接触区域(p体)可以通过穿过前表面101a向半导体层101注入p型掺杂剂(诸如硼(b)离子)来形成。第一接触区域112a可以具有矩形截面并且形成在栅极沟槽104之间的半导体层101的部分中。第一接触区域112a可以具有从前表面101a测量的深度d3。第一接触区域112a的深度d3可以小于栅极沟槽104的第一深度d1并且大于接触沟槽106的第二深度d2。第一接触区域的示例性深度d3可以在约0.3
‑
1.0微米的范围内。
28.栅极沟槽104可以包括填充沟槽腔的栅极沟槽堆叠体109。该栅极沟槽堆叠体109可以包括由多晶间电介质层110与第二多晶硅层114b或栅极多晶硅分离的第一多晶硅层114a或屏蔽多晶硅。第一多晶硅层114a可以填充栅极沟槽104的下半部分，并且第二多晶硅层114b可以填充栅极沟槽104的上半部分。在本实施例中，多晶间电介质层110可以是中间多晶硅氧化物层110，中间多晶硅氧化物层110在下文中将被称为ipo层110。可以通过栅极沟槽104的侧壁105a和底壁105b的氧化来形成屏蔽氧化物层116a，从而共形地涂覆沟槽腔。屏蔽氧化物层116a和ipo层110可以使第一多晶硅层114a电绝缘。如下文将更全面地描述，根据本发明形成的栅极氧化物116b和ipo层110可以使第二多晶硅层114b电绝缘。
29.在一个实施例中，第一多晶硅层114a和第二多晶硅层114b两者都可以掺杂有n型掺杂剂，因此包括n 多晶硅材料(n 多晶)。绝缘栅极沟槽中多晶硅层的这种布置可以称为双多晶或屏蔽栅极沟槽结构，双多晶或屏蔽栅极沟槽结构包括n 多晶1(第一n 多晶硅层)和n 多晶2(第二n 多晶硅层)。屏蔽栅极沟槽结构可以产生低漏极到栅极的电容，以用于mosfet装置的更快的切换。
30.通过穿过接触沟槽106的底壁107b注入第二类型导电性的掺杂剂，可以在接触沟槽106下方形成第二接触区域112b或第二p体接触区域(p 体)。第二接触区域112b可以掺杂有比第一接触区域112a的p型掺杂剂离子浓度高的p型掺杂剂离子浓度，其用p 表示。第二接触区域112b可以与填充接触沟槽106的接触导体118接触，并且可以包括从底壁107b扩展并且从底壁在栅极沟槽和背表面101b的方向上对称地延伸的椭圆曲线边界。第二接触区域112b可以围绕两个相邻栅极沟槽104a和104b之间的对称中心设置。
31.参考图1，与前表面101a相邻的源极接触区域120可以在接触导体118和接触沟槽106的两侧的栅极沟槽104之间延伸。源极接触区域120可以掺杂有高剂量的n型掺杂剂离子，因此它们将被称为n 源极接触区域或n 源极区域。接触导体118是缓冲层124或缓冲金属124的部分。源极电极122或源极金属122可以由穿过电介质层126并进入接触沟槽106延伸的缓冲层124来与n 源极接触区域120、第一接触区域112a和第二接触区域112b接触。电介质层126可以是硼磷硅玻璃(bpsg)层。钝化层128可以涂覆源极电极122、源极金属122。缓冲层124可以是ti/tin/w层，其防止铝尖峰到硅中并损坏浅p体到漏极结点。源极电极122可以是al:cu:si层、al:si层或al:cu层之一。
32.关于图2a至图2m示出并描述了形成图1中所示的sgt mosfet装置结构100的工艺实施例。
33.图2a至图2d示出了在栅极沟槽中形成栅极沟槽堆叠体109(图1)之前使用第一掩模(ml掩模)以形成栅极沟槽104和接触沟槽106的工艺。图2a仅示出半导体层101，其可以是晶片或裸芯的n外延层(外延硅层)。下图并非按比例绘制，并且为了清晰起见，可能仅示出晶片的n外延层部分。n外延层101可以在厚度大于500μm的n 衬底(未示出)上。在一个实施例中，对于20
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400v mosfet装置，n外延层101的厚度可以在2到40μm的范围内。在蚀刻工艺之前，可以在半导体层101的前表面101a上形成包括氧化物层(sio2)、氮化物层(si3n4)和氧化物(sio2)层(称为ono)的硬掩模堆叠体90。氧化物层可以具有约0.3
‑
1μm的厚度并且氮化物层可以具有约0.05
‑
0.1μm的厚度。
34.图2a还示出了使用作为栅极沟槽和接触沟槽掩模的第一掩模(ml掩模)形成栅极沟槽104和接触沟槽106的工艺。m1掩模可用于限定栅极和接触沟槽区域并且可以向下蚀刻硅层101以形成栅极和接触沟槽。在刻蚀沟槽后，栅极沟槽可以具有约0.3
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0.7μm的深度和约0.3
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1.2μm的宽度；并且接触沟槽可以具有约0.3
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0.7μm的深度和约0.15
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0.3μm的宽度。栅极沟槽104和接触沟槽106之间的距离可以在约0.15
‑
0.3μm的范围内。
35.图2b示出了在半导体层101上形成硬掩模堆叠体90之后使用相同掩模以形成栅极沟槽104的替代工艺步骤。ml掩模可以用于限定栅极沟槽区域，并且可以向下蚀刻半导体层101以形成栅极沟槽104。在蚀刻沟槽之后，栅极沟槽可以具有约1
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10μm的深度和0.3
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1.2μm的宽度。栅极沟槽104之间的距离可以在约0.3
‑
1μm的范围内。
36.图2c示出了在图2a中所示的步骤之后用ml掩模以进一步加深栅极沟槽104的进一步工艺。在该工艺步骤中，在形成栅极沟槽104和接触沟槽106之后，可以在前表面101a上沉积厚度范围约为0.1
‑
0.2μm的氧化物层91(sio2)。氧化层91可以完全填充较窄的接触沟槽106，同时部分填充较宽的栅极沟槽104。接下来，可以应用氧化物蚀刻步骤以从栅极沟槽104各项同性地移除氧化物，同时保持氧化物层91的部分堵塞接触沟槽106。该工艺可以继续进一步蚀刻硅层101中的栅极沟槽104，并将栅极沟槽104加深到约1
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10μm的深度范围以形成侧壁105a和底壁105b，如图2c中所示。
37.如图2d中所示，在移除包括sio2/si3n4/sio2层的硬掩模堆叠体90后，栅极沟槽氧化物层116a或沟槽氧化物层116a(例如厚度范围为50
‑
500纳米(nm)的sio2层)可以在栅极沟槽104的侧壁105a和底壁105b上热生长。沟槽氧化物层116a可以共形地涂覆栅极沟槽104的侧壁105a和底壁105b。
38.图2e至图2k示出了使用第二掩模(m2掩模)以形成如图1中所示的包括第一多晶硅层114a、中间多晶硅电介质110(ipo层)和第二多晶硅层114b的栅极沟槽堆叠体109的工艺。
39.如图2e中所示，用于第一多晶硅层114a的多晶硅材料(n 掺杂多晶硅)可以沉积在包括栅极沟槽104的半导体层101的前表面101a上，该栅极沟槽104衬垫有沟槽氧化物层116a。多晶硅材料可以填充衬垫有沟槽氧化物116a的栅极沟槽104。
40.在接下来的步骤中，可以使用cmp(化学机械抛光)平坦化多晶硅材料并将多晶硅材料回蚀刻到目标厚度以在栅极沟槽内形成第一多晶硅层114a。第一多晶硅层114a的示例性厚度可以在约0.3
‑
1μm的范围内。可以使用掩模2将第一多晶硅层114a回蚀刻到目标厚度。在一个实施例中，第一多晶硅层114a的目标厚度可以优选地在栅极沟槽104的下半部分
内。然而，在其他实施例中，目标厚度可以在栅极沟槽的上半部分内。
41.如图2f中所示，在第一多晶硅层114a沉积和回蚀刻步骤之后，可以在第一多晶硅层上形成中间多晶硅氧化物电介质层110。中间多晶硅氧化物电介质层110可以是多晶硅氧化物层并且可以通过氧化第一多晶硅层114a的顶部来形成。以下将中间多晶硅氧化物电介质层110称为ipo层110。在一个实施例中，ipo层110的厚度范围可以约等于之后将在工艺中形成的栅极氧化物层的厚度的两倍，如图2j中所示。栅极氧化物的示例性厚度可以在10
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100nm的范围内。
42.如图2g中所示，在形成ipo层110之后，可以在半导体层101上沉积未掺杂的多晶硅、材料或ups以形成ups层111。ups材料可以涂覆前表面101a并在ipo层110上填充沟槽腔。ups材料可以具有比掺杂多晶硅更小的晶粒尺寸。小晶粒尺寸可为ups层111提供光滑平整的表面光洁度。
43.如图2h中所示，在接下来的工艺步骤中，ups材料可以被平坦化并且在ipo层110上填充沟槽腔的ups材料的部分可以被减小到约0.1μm的厚度范围以形成ups层111。ups层111是牺牲层以保护ipo层110免受用于在接下来的工艺步骤期间蚀刻sio2的蚀刻剂的影响。在多晶硅蚀刻工艺步骤中各项同性地回蚀刻未掺杂的多晶硅之后，可以进行氧化物蚀刻工艺以减小侧壁105a上的沟槽氧化物层116a的厚度。在该工艺步骤中，可以将沟槽侧壁105a上的沟槽氧化物层116a的部分回蚀刻到预定厚度范围，该部分在ups层111和前表面101a之间延伸。在一个示例中，在应用回蚀刻工艺后，沟槽氧化物层的预定厚度可以约为10
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20nm。在该sio2蚀刻步骤期间，ups层111保护下面的ipo层110。可选择预定厚度以防止在移除ups层111期间蚀刻沟槽侧壁。
44.如图2i中所示，在将侧壁上的沟槽氧化物层116a的厚度减小到期望的厚度范围之后，可以使用多晶硅蚀刻步骤移除ups层111，多晶硅蚀刻步骤暴露了ipo层110的表面。一旦暴露出ipo层110的表面，就进行另一sio2蚀刻工艺以移除具有预定厚度的沟槽氧化物层116a，该沟槽氧化物层116a留在ups层111和前表面101a之间延伸的侧壁105a的部分上。该蚀刻工艺步骤还可以将ipo层110的厚度减小相同的预定厚度，在该示例中该预定厚度约为20
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30nm。在从栅极沟槽侧壁105a的上部清洁沟槽氧化物层116a的剩余部分(即，ipo层110上方的沟槽氧化物层116a的部分)之后，可以形成栅极氧化物层116b。
45.如图2j中所示，在从栅极沟槽壁的上部清洁沟槽氧化物层116a的剩余部分之后，如上所述，可以通过将栅极沟槽104的侧壁105a的已清洁的硅表面氧化来形成栅极氧化物层116b。栅极氧化物层116b可以具有10
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150nm范围内的厚度并且从与ipo层110一起围绕第一多晶硅层114a的沟槽氧化物层116a(没有任何间隙)平滑地延续。沟槽氧化物层116a的该剩余部分在下文中将被称为屏蔽氧化物层116a。栅极氧化物层116b可以热生长并且包括百分之几的氯以防止mosfet装置中的阈值电压漂移。
46.如图2k中所示，一旦栅极氧化物层116b在侧壁105a的上部上生长，第二多晶硅层114b就可以形成在由第一多晶硅层114a上的ipo层110和侧壁105a上的栅极氧化物层116b限定的栅极沟槽104的腔中。用于第二多晶硅层114b的多晶硅材料可以沉积在前表面101a上以填充栅极沟槽104并覆盖半导体层101的前表面101a。在下一步骤中，可以使用cmp工艺对多晶硅材料进行平坦化或将多晶硅材料回蚀刻以在栅极沟槽104中形成第二多晶硅层114b。可以使用第三掩模(掩模3)执行多晶硅的回蚀刻。第二多晶硅层114b的形成也完成栅
极沟槽堆叠体109的结构。
47.在接下来的工艺步骤中，可以使用适当的工艺掩膜来形成第一接触区域112a(p体接触区域)、源极区域120(n 源极接触区域)、bpsg层126、第二接触区域112b(p 体接触区域)、缓冲层124、源极金属122(源极电极)和钝化层128，所有这些都在图1中示出。
48.图2l示出了第一接触区域112a和源极区域120的形成。在栅极沟槽104中形成栅极沟槽堆叠体109之后，通过cmp移除前表面101a上的栅极氧化物的剩余部分，可以在前表面101a上形成具有约20
‑
30nm厚度的屏蔽氧化物(sio2)。接着，使用第四掩膜(掩模4)或p体掩膜，可以通过穿过前表面101a向半导体层101注入p型掺杂剂(诸如硼)来形成第一接触区域112a或具有p型导电性的第一p体区域(p体)。该b离子注入的剂量可以在1e14
‑
2e12cm
‑2的范围内以形成第一接触区域112a。该第一接触区域112a具有矩形截面并且形成在栅极沟槽104之间的半导体层101的部分中。如以上关于图1所解释的，第一接触区域112a的示例性深度可以在约0.3
‑
1.0微米的范围内。
49.在下一工艺步骤中，可以使用第五掩模(掩模5)注入高剂量的n型源极注入(诸如p离子或as离子)，以形成在接触沟槽106和栅极沟槽104之间延伸的源极区域120。源极掩模可以是光掩模，其允许要注入的源极注入以形成源极区域120同时阻止向前表面101a上的其他位置的任何注入。源极注入的剂量可以在3e15
‑
6e15cm
‑2的范围内以形成n 源极区域120。由于用于形成源极区域120的高n型掺杂剂剂量，n 可以用来表示源极区域120。
50.图2m示出了使用第六掩模(掩模6)或接触掩模的工艺步骤，该工艺步骤用于在有源单元区域中的接触沟槽106中形成接触体，并且用于在接触沟槽106下方形成第二接触区域112b。在形成接触体之前，可以从接触沟槽106移除氧化物层91并且可以在前表面101a上沉积bpsg层126。该bpsg层126可以具有在0.2
‑
1μm范围内的厚度范围。可以应用接触掩模以蚀刻bpsg层126和填充接触沟槽106的氧化物层91。在接下来的工艺步骤中，可以通过注入高剂量的b或bf2离子来形成第二接触区域112b，以在接触沟槽106下方形成第二接触区域112b。由于用于形成第二接触区域112b的高p型掺杂剂剂量，p 可用于表示第二接触区域。可以穿过接触沟槽106的底壁107b注入p型掺杂剂离子以形成第二接触区域112b。
51.在接下来的使用第七掩膜(掩膜7)或金属掩膜的工艺步骤中，可以在bpsg层和接触沟槽106和其他接触窗口的顶部上沉积包括具有约0.1
‑
0.2μm的厚度范围的ti/tin/w的缓冲金属层124。接下来，可以在缓冲金属层124的顶部上沉积包括具有约2
‑
8μm的厚度范围的al:cu:si的源极金属层122，并对该源极金属层122蚀刻以形成源极电极和栅极电极。在接下来的步骤中，可以在源极电极和栅极金属122上形成钝化层128并使用第八掩模(掩模8)或钝化掩模蚀刻钝化层128。钝化层128可以包括具有约0.8
‑
1μm厚度的sio2/si3n4层或具有约3
‑
10μm厚度的sio2/si3n4/聚酰亚胺层。缓冲金属层124、源极金属122和钝化层128可见于图1中。
52.图3以示意性截面图示出了屏蔽栅极沟槽mosfet装置结构200的有源单元结构的另一实施例。装置结构200可以是先前实施例的屏蔽栅极沟槽mosfet装置结构100的可选的较大单元间距版本。在该实施例中，装置结构200可以不同于先前实施例200，其中使用本发明的替代工艺来形成栅极沟槽结构。为了适应这种新的栅极沟槽堆叠体，在栅极沟槽堆叠体形成步骤期间可以扩大栅极沟槽的上部。本实施例中的大部分材料、特征、部件和结构可以与先前实施例中使用的相同；因此，下面将不再详细描述它们，并且为了清楚起见，它们
将被赋予不同的数字。
53.在该实施例中，屏蔽栅极沟槽mosfet装置结构200可以包括半导体层201，该半导体层201包括前表面201a或顶表面201a和后表面201b，后表面201b可以覆盖半导体衬底(未示出)。半导体层201可以是生长在n 半导体衬底上的n型外延(epi)单晶硅层。
54.半导体层201可以包括以交替方式形成在mosfet装置200的有源区域208中的并且从前表面201a朝向背表面201b正交地延伸的多个栅极沟槽204和接触沟槽206的阵列。在形成多个栅极沟槽204和接触沟槽206的过程期间，栅极沟槽204和接触沟槽206在半导体层201中可以或可以不自对准，即将阵列中的每个栅极和接触沟槽分离的测量距离可以相同或不同。
55.栅极沟槽204可以由侧壁205a和底壁205b限定，并且接触沟槽206由侧壁207a和底壁207b限定。接触沟槽206可以对称地定位在栅极沟槽204之间(即，自对准)。可以通过穿过前表面201a向半导体层201注入p型掺杂剂来形成具有第二类型导电性的第一接触区域212a或第一p体接触区域(p体)。第一接触区域212a具有矩形截面并形成在栅极沟槽204之间的半导体层201的部分中。
56.在该实施例中，栅极沟槽204可以包括栅极沟槽堆叠体209，栅极沟槽堆叠体209包括通过中间多晶硅电介质层210或ipo层210来与第二多晶硅层214b或栅极多晶硅分离的第一多晶硅层214a或屏蔽多晶硅。第一多晶硅层214a可以填充栅极沟槽204的下半部分，并且第二多晶硅层214b可以填充栅极沟槽204的上半部分。通过栅极沟槽204的侧壁205a和底壁205b的氧化来形成屏蔽氧化物层216a。屏蔽氧化物层216a连同ipo层210可以电绝缘第一多晶硅层214a。栅极氧化物层216b和ipo层210可以电绝缘第二多晶硅层214b。如下面将更全面地描述，在该实施例中，栅极沟槽堆叠209包括更大的第二多晶硅层，因为在工艺期间扩大了沟槽腔的上部，因此增加了单元间距尺寸。
57.第一多晶硅层214a和第二多晶硅层214b两者都可以是如先前实施例中的n 多晶硅材料(n 多晶)。可以通过如先前实施例中穿过接触沟槽206的底壁207b注入第二类型导电性的p 型掺杂剂，在接触沟槽206下方形成第二接触区域212b或第二p体接触区域(p 体)。与前表面201a相邻的n 源极接触区域220或源极区域220可以在接触沟槽206和接触沟槽206的两侧的栅极沟槽204之间延伸。填充接触沟槽206的接触导体218是缓冲金属层224的部分。源极电极222可以通过穿过电介质层226并进入接触沟槽206延伸的缓冲层224，来与源极区域220、第一接触区域212a和第二接触区域212b接触。电介质层226可以是硼磷硅玻璃(bpsg)层。钝化层228可以涂覆源极电极222。缓冲层224可以是ti/tin/w层并且源极电极122可以是al:cu:si层、al:si层或al:cu层之一。
58.用于形成图3中所示的sgt mosfet装置结构200的初始工艺步骤也可以遵循图2a至图2g中所示的工艺步骤。然而，如图4a中所示，在使用第二掩模(掩模2)的该实施例中，在ipo层210上沉积的未掺杂的多晶硅材料的厚度可以减小到约0.1μm的厚度范围以形成ups层211之后，可以进行氧化物蚀刻工艺以完全移除暴露在沟槽侧壁205a上的沟槽氧化物层216a的部分。
59.如图4b中所示，在移除侧壁上的沟槽氧化物层216a之后，可以使用多晶硅蚀刻步骤移除ups层211，以暴露出ipo层210的顶面。然而，同样的蚀刻工艺也可以蚀刻大单元间距装置的硅侧壁的无氧化物部分，该蚀刻工艺导致栅极沟槽腔的上侧加宽约0.05μm到0.3μm
的范围。在该配置中，虽然栅极沟槽的底部可以具有第一宽度w1，但是栅极沟槽的加宽的上部可以具有第三宽度。示例性的第三宽度可以在0.35μm到1.5μm的范围内。此外，w3与w1的示例性比率可以在约1.10
‑
1.3μm的范围内。
60.如图4c中所示，一旦暴露出ipo层210的顶表面，就可以通过氧化在栅极沟槽104的上面较宽的腔部分中的侧壁的暴露的硅表面，在栅极沟槽204的侧壁205a上形成栅极氧化层216b。栅极氧化物层216b可以具有在10
‑
150nm范围内的厚度并且从与ipo层210一起围绕第一多晶硅层214a的沟槽氧化物层216a(没有任何间隙)平滑地延续。该沟槽氧化物层216a在下文中将被称为屏蔽氧化物层216a。栅极氧化物层216b可以热生长，并且它可以包括百分之几的氯以防止mosfet装置的阈值电压漂移。
61.如图4d中所示，一旦在侧壁205a上生长了栅极氧化物层216b，第二多晶硅层214b就可以沉积到由第一多晶硅层214a上的ipo层210和侧壁205a上的栅极氧化物层216b限定的栅极沟槽204的腔中。第二多晶硅层214b可以填充栅极沟槽104并覆盖半导体层201的前表面201a。在下一步骤中，可以使用cmp工艺对第二多晶硅层214b进行平坦化，也可以向下蚀刻第二多晶硅层214b以形成在栅极沟槽204中的第二多晶硅层214b。回蚀刻第二多晶硅层214a，可以使用第三掩模(掩模3)执行该工艺。在栅极沟槽104的扩大腔部分中形成第二多晶硅层214b也完成本实施例的栅极沟槽堆叠体209的结构。
62.在接下来的工艺步骤(类似于图2l
‑
2m中所示的步骤)中，可以使用适当的工艺掩膜来形成第一接触区域212a(p体接触区域)、源极区域220(n 源极接触区域)、bpsg层226形成、第二接触区域212b(p 体接触区域)、缓冲层224、源极金属222(源极电极)和钝化层228，所有这些都在图3中示出。
63.图5a至图5b中的流程图示出了本发明的示例性工艺流程实施例300。图5b是图5a的延续。参考图5a并整体地参考附图，在一个实施例中，在步骤302中，起始晶片可以包括生长在n 硅衬底上的n硅外延层(nepi层)。在步骤304中，可以在nepi层中形成栅极沟槽和接触沟槽。在步骤306中，可以在栅极沟槽的沟槽侧壁和底壁上形成屏蔽氧化物层(sio2)。屏蔽氧化物层可以优选生长在硅侧壁和底壁上。在步骤308中，在沟槽腔的下半部分内形成的第一n 多晶硅层完全涂覆有在步骤306中形成的屏蔽氧化物层。在步骤310中，可以在第一n 多晶硅层的顶部上形成中间多晶硅电介质层(ipo层)。ipo层是多晶硅氧化物(sio2)层并且可以通过在第一掺杂多晶硅层上热生长多晶硅氧化物或在第一掺杂多晶硅层上沉积多晶硅氧化物来形成。在一个实施例中，ipo层的厚度可以约是步骤316中形成的栅氧化物层的厚度的1.5倍。在步骤312中，可以在ipo层上形成未掺杂的多晶硅(ups)层。
64.在步骤312之后，在一个实施例中，在步骤314a中，暴露在沟槽腔的上半部分中的屏蔽氧化物层的部分的厚度可以被向下蚀刻至约20
‑
30nm的预定厚度。在步骤314b中，可以完全蚀刻ipo层的顶部上的未掺杂的多晶硅层以暴露下面的ipo层。在步骤314c中，可以从沟槽侧壁移除具有减小的厚度的屏蔽氧化物层部分，该工艺暴露沟槽的上半部分的硅侧壁。
65.在替代的工艺实施例顺序中，在步骤312之后，在步骤315a中，暴露在沟槽腔的上半部分中的屏蔽氧化物层的部分可以被完全蚀刻并从沟槽侧壁被移除，该工艺暴露沟槽的上半部分的硅侧壁。在步骤315b中，可以一起蚀刻未掺杂的多晶硅层和硅侧壁的暴露部分两者，以在扩大沟槽腔的上半部分的同时完全移除ups层。在进行步骤314a至步骤314c或步
骤315a至步骤315b以遵循工艺顺序之后，在步骤316中，可以在沟槽腔的上部的暴露的硅侧壁上生长约10
‑
150nm的栅极氧化物层。接着，在步骤317中，在沟槽腔的上半部分内以及在ipo层上形成第二n 多晶硅层。这个步骤完成了栅极沟槽堆叠体的结构。
66.参考图5b并整体地参考附图，在一个实施例中，在完成栅极沟槽堆叠体之后，在步骤318和步骤320中，可以通过分别在nepi层的前表面和栅极沟槽之间注入p型掺杂剂和n型掺杂剂，来形成p体区域和n 源极区域。
67.在步骤320之后，在一个实施例中，可以通过进行以下工艺步骤来形成自对准的p 体区域。在步骤322a中，可以在nepi层的前表面上形成bpsg层。接下来，在步骤322b中，应用硅氧化物蚀刻以移除接触沟槽中的硅氧化物，并且在接下来的步骤322c中，可以通过穿过接触沟槽注入p型掺杂剂来形成p 体区域。
68.在另一实施例中，在步骤320之后，可以通过进行以下工艺步骤来形成非自对准的条带或矩形p 体接触区域。当在步骤304中仅形成栅极沟槽而不形成接触沟槽时，对于该特定工艺流程是可能的。因此，在步骤324a中，可以经由掩模在栅极沟槽之间形成接触沟槽。在步骤324b中，可以通过穿过接触沟槽注入p型掺杂剂来形成p 体区域。在步骤324c中，可以在nepi层的前表面上形成bpsg层。接下来，在步骤324d中，应用硅氧化物蚀刻以移除接触沟槽中的bpsg。
69.在另一实施例中，在步骤320之后，可以通过进行以下工艺步骤来形成非自对准的p 体接触区域。该特定工艺流程仅在步骤304中仅形成栅极沟槽而不形成接触沟槽时才是可能的。因此，在步骤326a中，可以在nepi层的前表面上形成bpsg层。在步骤326b中，可以通过利用硅氧化物蚀刻来蚀刻bpsg层然后进行硅蚀刻，在栅极沟槽之间形成接触沟槽。在步骤326c中，可以通过穿过接触沟槽注入p型掺杂剂来形成p 体区域。
70.在选择进行步骤322a至步骤322c、步骤324a至步骤324d以及步骤326a至步骤326c所示的工艺顺序之一后，在步骤328中，可以在pbsg层上沉积包括ti/tin/w和al:si:cu或alcu或者al:si的金属层。在步骤330中，可以蚀刻金属层。在步骤332中，可以沉积和蚀刻钝化层。在步骤334中，可以研磨和蚀刻晶片背面。接下来，在步骤336中，可以在该背面上沉积背面金属层。
71.尽管这里关于某些实施例描述了本发明的方面和优点，但实施例的修改对本领域技术人员而言将是显而易见的。因此，本发明的范围不应限于前述讨论，而应由所附权利要求限定。