半导体结构及其形成方法与流程

1.本发明的实施例涉及半导体结构及其形成方法。


背景技术：

2.随着封装技术的演进，各式各样的封装结构也推陈出新，整体封装件尺寸也越来越小，功能也越来越多，因此通常需要功能封装件来控制各种组件。
3.现行内埋组件以将半导体芯片埋入封装基板中的内埋元件技术(semiconductor embedded in substrate，简称sesub)为例，大多会有翘曲的问题，介电材顶面距离不一，以致后续开孔作业非常困难，以往只能藉由额外的制程或个别开孔来改善，如此一来良率与单位时间的产出(uph)皆会下降。


技术实现要素：

4.针对相关技术中存在的问题，本发明的目的在于提供一种半导体结构及其形成方法，以改善半导体结构的良率。
5.为实现上述目的，本发明的实施例提供了一种半导体结构，包括：电子元件，具有相对设置的第一面和第二面；线路层，设置在第一面上；沟槽，设置在第二面上；沟槽具有至少两个不同的延伸方向。
6.在一些实施例中，还包括：填充材料，设置在沟槽中。
7.在一些实施例中，填充材料的比重和散热系数大于与填充材料相邻的材料的比重和散热系数。
8.在一些实施例中，沟槽的深度约等于线路层的厚度。
9.在一些实施例中，沟槽的面积比例约等于线路层的面积比例。
10.在一些实施例中，沟槽的侧壁呈波浪状。
11.在一些实施例中，还包括：硅化物，包封电子元件，沟槽从硅化物的外表面延伸至电子元件的第二面。
12.在一些实施例中，还包括：绝缘材料，包封硅化物及位于硅化物中的电子元件。
13.在一些实施例中，沿从第二面远离电子元件的方向，沟槽的宽度变宽。
14.在一些实施例中，多条沟槽的深度一致。
15.本技术的实施例提供一种半导体制程，其特征在于，包括：提供被硅化物覆盖的电子元件；在所述硅化物中形成暴露所述电子元件的晶背的沟槽；将电子元件设置在粘合层上；形成包封所述电子元件及所述硅化物的绝缘材料；将线路层接合至所述粘合层并电连接至所述电子元件。
16.在一些实施例中，所述电子元件通过所述粘合层设置在载体上，并且在移除所述载体后，将所述线路层接合至所述粘合层。
17.在一些实施例中，将所述电子元件通过粘合层设置在所述载体上后，固化所述粘合层。
18.在一些实施例中，在形成所述沟槽之前，对晶圆的所述硅化物进行切割以形成一对单片化的所述电子元件。
19.在一些实施例中，在形成所述沟槽之后，使用平坦化工艺减薄所述电子元件的晶背处的硅化物，所述晶背与所述沟槽相背设置。
20.在一些实施例中，平坦化工艺包括研磨。
21.在一些实施例中，设置线路层包括执行电镀工艺以形成线路层。
22.在一些实施例中，形成沟槽包括对硅化物执行等离子体蚀刻工艺。
23.在一些实施例中，沟槽的侧壁呈波浪形。
24.在一些实施例中，多条沟槽相互交叉。
附图说明
25.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
26.图1至图10示出了本技术的半导体封装结构的形成过程的截面图。
具体实施方式
27.为更好的理解本技术实施例的精神，以下结合本技术的部分优选实施例对其作进一步说明。
28.本技术的实施例将会被详细的描示在下文中。在本技术说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本技术的基本理解。本技术的实施例不应该被解释为对本技术的限制。
29.如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的
±
10％(例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％)，那么可认为所述两个数值“大体上”相同。
30.在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本技术以特定的方向建构或操作。
31.另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式
是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
32.再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
33.下面将参见附图，对本技术的半导体结构及其形成方法作具体阐述。
34.参见图1，晶圆14包括电子元件10及硅化物12，电子元件10设置在硅化物12中，在实施例中，电子元件10是管芯或芯片。
35.参见图2，将两电子元件10之间的硅化物12切开。
36.参见图3，将电子元件10和硅化物12倒置在胶带30上，并对硅化物12的背侧执行平坦化工艺。在一些实施例中，平坦化工艺是研磨工艺。
37.参见图4a，在电子元件10上的硅化物12中形成多个沟槽40，并在沟槽40中设置填充材料42。在一些实施例中，填充材料42是金属，例如铜。在一些实施例中，填充材料42的比重和散热系数硅化物的比重和散热系数。
38.图4b示出了在俯视图中的沟槽40，其中多条沟槽40沿不同方向延伸并相互交叉。
39.图4c示出了沟槽40的放大图，其中形成沟槽40包括对绝缘材料执行等离子体蚀刻工艺。沟槽40的侧壁呈波浪形。
40.参见图5，在第一载体50上设置粘合层52，在一些实施例中，粘合层52可以采用以下材料：abf(ajinomoto build
‑
up film)、pbo(polybenzoxazole，聚苯并噁唑)、pi(polyimide，聚亚酰胺)或epoxy(环氧树脂)。
41.参见图6，将填充材料42接合至粘合层52。
42.参见图7，设置包覆电子元件10及硅化物12的绝缘材料70。
43.参见图8，对绝缘材料70开孔以暴露电子元件10的有源侧。其中可通过机械或曝光显影的方法进行开孔。
44.参见图9，在绝缘材料70的开口中形成电连接至电子元件10的有源侧的通孔80。
45.参见图10，将载体50移除。并形成接合粘合层52的线路层102，线路层102电连接至电子元件10，可以通过电镀形成线路层102的部分。至此，形成了本技术的半导体封装结构100。
46.本技术通过在电子元件10的晶背上做沟槽40来释放电子元件本身翘曲的应力，使其上方的通孔80的距离尽量一致，有利后续统一开孔。这些沟槽40中可以不设置填充材料42，而直接填充绝缘材料70，由于增加了接触面积，故可改善结合力。在一些实施例中，这些沟槽40中的填充材料42为高散热材料，以改善其整体散热功能。
47.本案通过不同方向的沟槽40来提升应力释放的功能，本案实施例利用沟槽40形成的网格形状来优化应力释放的效果。并基于控制翘曲的概念，在电子元件10的总厚度的一半作中心线，尽可能对称设计(如沟槽40的厚度、面积比例或深度)，来实现平衡。此外，还提出一些网格形(其他菱格状、波浪状亦可)的设计规则，例如沟槽40的深度为电子元件10的厚度的1/5至1/2，沟槽40的数目为当电子元件10的宽度≤10mm时在宽度方向设置三条，而10mm<电子元件10的宽度<30mm在宽度方向设置5条。本技术的两相邻沟槽40之间的间距为60
‑
100μm，沟槽40的深度为5
‑
10μm。由于本技术的多条沟槽40沿不同方向延伸，因此，释放了不同方向的应力。
48.本发明的实施例在将晶圆切割形成单片化的电子元件后，在晶背处的硅化物挖沟槽40以将前段晶圆制造所产生的应力给释放掉。本发明因在电子元件后面建构释放应力的沟槽，所以电子元件的厚度就可以更薄，整体封装件的厚度可以更薄。
49.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。