半导体结构及其制造方法与流程

1.本发明涉及半导体制造技术领域，具体而言，涉及一种半导体结构及其制造方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory,dram)的每个存储单元均包括存储电容和晶体管，通过晶体管控制存储单元的数据写入或读取。然而，相关技术中的存储器的垂直晶体管会出现阵列阈值电压不稳定的问题，而造成电容信号错误的问题，导致良率较低。


技术实现要素：

3.本发明实施例提供一种半导体结构及其制造方法，以解决相关技术中存在的电容信号错误的问题。
4.本发明实施例的半导体结构，包括衬底、有源柱结构、位线和本体线以及字线，所述衬底包括阵列区和外围区；有源柱结构设于所述阵列区内；位线和本体线分别设置于所述有源柱结构的两相对侧，且所述位线和所述本体线沿第一方向延伸；所述字线成对设置于所述有源柱结构的两相对侧，所述字线沿第二方向延伸，且所述第二方向垂直于所述第一方向；其中，成对设置的所述字线位于所述外围区的部分相连接。
5.根据本发明的一些实施方式，每个所述字线包括朝向所述衬底的底面、朝向所述有源柱结构且与所述底面连接的第一侧面以及连接于所述底面和所述第一侧面的第二侧面；
6.其中，所述第二侧面为曲面。
7.根据本发明的一些实施方式，所述第二侧面为外圆弧面。
8.根据本发明的一些实施方式，所述有源柱结构包括漏极层、沟道层和源极层；
9.所述沟道层包括水平部和竖直部，所述竖直部设于所述漏极层的一侧，且一端连接于所述水平部，另一端延伸至所述衬底。
10.根据本发明的一些实施方式，所述位线设于所述漏极层背离所述竖直部的一侧，所述本体线设于所述竖直部背离所述漏极层的一侧。
11.根据本发明的一些实施方式，所述漏极层背离所述竖直部的一侧设有位线沟槽，部分所述位线设置在所述位线沟槽内；
12.所述竖直部背离所述漏极层的一侧设有本体线沟槽，部分所述本体线设置在所述本体线沟槽内。
13.根据本发明的一些实施方式，所述漏极层和源极层为第一掺杂型层，所述沟道层为第二掺杂型层。
14.根据本发明的一些实施方式，所述有源柱结构为多个，且多个所述有源柱结构阵列排布于所述衬底的阵列区内；
15.所述位线和所述本体线为多个，所述位线和所述本体线成对设置于各所述有源柱
结构的两相对侧。
16.本发明实施例的半导体结构的制造方法，包括：
17.提供具有有源柱结构的衬底，所述有源柱结构设置在所述衬底的阵列区；
18.在所述有源柱结构的两相对侧分别形成位线和本体线，所述位线和所述本体线沿第一方向延伸；
19.在所述有源柱结构的两相对侧分别形成字线，所述字线成对设置，并沿第二方向延伸，且所述第二方向垂直所述第一方向；
20.其中，成对设置的所述字线位于所述衬底的外围区的部分相连接。
21.根据本发明的一些实施方式，每个所述字线包括朝向所述衬底的底面、朝向所述有源柱结构且与所述底面连接的第一侧面以及连接于所述底面和所述第一侧面的第二侧面；
22.其中，所述第二侧面为曲面。
23.根据本发明的一些实施方式，在所述有源柱结构的两相对侧分别形成位线和本体线，包括：
24.在所述有源柱结构的两相对侧分别形成位线沟槽和本体线沟槽；
25.部分所述位线和部分所述本体线分别形成在所述位线沟槽和所述本体线沟槽内。
26.根据本发明的一些实施方式，提供具有有源柱结构的衬底，包括：
27.在所述衬底上形成柱状结构；
28.在所述柱状结构的两相对侧中的一侧进行n型掺杂，以形成所述有源柱结构的漏极层；
29.在所述柱状结构的两相对侧中的另一侧进行p型掺杂，以形成所述有源柱结构的沟道层的一部分；
30.在所述柱状结构的顶部依次进行p型掺杂和n型掺杂，以形成所述有源柱结构的沟道层的另一部分和源极层；
31.其中，成对设置的所述字线分别位于所述沟道层的另一部分的两相对侧。
32.根据本发明的一些实施方式，所述方法还包括：
33.所述位线和所述本体线分别设于所述沟道层的一部分的一侧和所述漏极层的一侧。
34.根据本发明的一些实施方式，在所述衬底上形成柱状结构之后，且在所述柱状结构的两相对侧中的一侧进行n型掺杂，以形成所述有源柱结构的漏极层之前，提供具有有源柱结构的衬底还包括：
35.在所述柱状结构的顶面形成第一光刻胶层；
36.对所述衬底未被所述第一光刻胶层覆盖的部分进行p型掺杂。
37.根据本发明的一些实施方式，在所述有源柱结构的两相对侧分别形成成对设置的字线，包括：
38.在相邻的所述有源柱结构之间形成沟槽；
39.在所述沟槽内填充字线材料层；
40.刻蚀所述字线材料层，以形成两个间隔设置的所述字线。
41.上述发明中的一个实施例具有至少如下优点或有益效果：
42.本发明实施例的半导体结构及其制造方法，通过将位线设置于有源柱结构的一侧，使得有源柱结构的底面可以直接与衬底接触连接，从而能够在有源柱结构与衬底之间形成载流子通道，从而使得多余的反型载流子能够通过有源柱结构导入衬底。同时，在有源柱结构的另一侧设置本体线，通过本体线连接有源柱结构与衬底，以本体线作为载流子通道，将垂直晶体管沟道区域感应出的多余的载流子导入衬底，避免了因为多余载流子的存在而导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应，有效解决了垂直晶体管结构因浮体效应导致柱体和衬底被隔离，柱体电位不再处于基极电位(vbb)而导致晶体管阈值电压不稳定，晶体管容易被误开关造成dram信号错误等问题，提高了半导体结构的电性能，改善了半导体结构的良率。
43.另外，将成对设置的两个字线在外围区的部分相连接，这样可使两个字线均可打开所连接的晶体管，避免因单边字线断线造成晶体管无法打开的问题，提升了良率。
附图说明
44.通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
45.图1至图21示出的是本发明实施例的半导体结构的制造方法的不同工艺阶段的剖视图。
46.图22示出的是本发明实施例的半导体结构的俯视图。
47.图23至图44示出的是本发明实施例的半导体结构的制造方法的不同工艺阶段的立体示意图。
48.其中，附图标记说明如下：
49.100、衬底
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110、有源柱结构
50.110a、柱状结构
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110b、顶部
51.111、漏极层
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112、沟道层
52.1121、水平部
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1122、竖直部
53.1123、位线沟槽
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1124、本体线沟槽
54.113、源极层
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120、字线
55.121、底面
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122、第一侧面
56.123、第二侧面
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131、位线
57.132、本体线
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210、第一光刻胶层
58.211、第一开口
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220、第二光刻胶层
59.221、第二开口
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230、第三光刻胶层
60.231、第三开口
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240、第四光刻胶层
61.241、第四开口
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250、第五光刻胶层
62.260、第六光刻胶层
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261、第五开口
63.310、第一牺牲层
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320、第二牺牲层
64.410、第一介电层
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411、保留的第一介电层
65.420、第二介电层
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421、保留的第二介电层
66.430、第三介电层
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440、第四介电层
67.510、沟槽
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520、沟槽
68.600、字线材料层
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601、位线材料层
69.610、栅介质层
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aa、阵列区
70.pa、外围区
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d1、第一方向
71.d2、第二方向
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d3、第三方向
具体实施方式
72.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
73.相关技术中的存储器的垂直晶体管会出现阵列本体浮置效应(array body floating)，使得晶体管与衬底被隔离，沟道层电位不再处于基极电位(vbb)，导致阵列晶体管的阈值电压不稳定的问题，晶体管容易被误开关，而造成电容信号错误的问题。
74.本发明实施例的半导体结构的制造方法，包括：提供具有多个有源柱结构110的衬底100，多个有源柱结构110呈阵列排布；在所述有源柱结构110的两相对侧分别形成位线131和本体线132，所述位线131和所述本体线132沿第一方向d1延伸；在所述有源柱结构110的两相对侧分别形成字线120，所述字线120成对设置，并沿第二方向d2延伸，且所述第二方向d2垂直所述第一方向d1；其中，成对设置的两个字线120位于衬底100的外围区的部分相连接。
75.本发明实施例的半导体结构及其制造方法，通过调整位线131的位置并增加连接有源柱结构110和衬底的本体线132，使得位线131和本体线132分布于有源柱结构110的相对两侧，一方面，使得作为垂直晶体管有源区的有源柱结构110的底面能够直接与衬底接触连接，形成载流子通道；另一方面，本体线132作为有源柱结构110与衬底之间的通道，也能将垂直晶体管沟道区域中感应出来的多余的反型载流子导入衬底。两方面共同作用，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应。
76.另外，将成对设置的两个字线120在外围区pa的部分相连接，这样可使两个字线120均可打开所连接的晶体管，避免因单边字线断线造成晶体管无法打开的问题，提升了良率。
77.为使本发明的上述目的、特征和优点能够明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
78.如图1和图23所示，提供一衬底100，并在衬底100的表面形成第一光刻胶层210，第一光刻胶层210具有第一开口211。
79.可以理解的是，衬底100可以为单晶硅衬底、单晶锗衬底、锗硅衬底等。所述衬底100还可以为n型或p型掺杂。在本实施例中，所述衬底100为p型掺杂的单晶硅衬底。
80.作为示例，所述第一光刻胶层210的材料为具有正性光刻胶抗反射材料或正性光刻胶，对待形成第一开口211的区域以外的第一光刻胶层210区域进行曝光处理，使所述曝光区域的第一光刻胶层210的材料发生降解反应，而未曝光区域的第一光刻胶层210的材料
保持不变；对曝光处理后的第一光刻胶层210进行显影处理，发生降解反应的材料溶于显影液中，而未发生降解反应的材料不溶于显影液，从而形成具有第一开口211的第一光刻胶层210。
81.作为另一实施例，第一光刻胶层210材料为具有负性光刻胶特性的抗反射材料或负性光刻胶，因此，对待形成第一开口211的区域对应的第一光刻胶层210的区域进行曝光处理，使所述曝光区域的第一光刻胶层210的材料发生交联反应(cross
‑
linked)，而未曝光区域的第一光刻胶层210的材料保持不变；对曝光处理后的第一光刻胶层210进行显影处理，发生交联反应的材料不溶于显影液中，而未发生交联反应的材料溶于显影液，从而形成具有第一开口211的第一光刻胶层210。
82.如图2和图24所示，以所述第一光刻胶层210为掩膜，刻蚀所述衬底100，以在衬底100内形成沟槽510和多个呈阵列排布的柱状结构110a。柱状结构110a可以沿着第三方向d3延伸，其中第一方向d1、第二方向d2和第三方向d3两两相互垂直。需要说明的是，由于图1至图22为局部剖视图，故仅示例性地示出的两个柱状结构110a。应当理解的是，柱状结构110a的数量应视设计需要而定。
83.如图3和图25所示，在沟槽510内形成第一牺牲层310，第一牺牲层310覆盖所述沟槽510内壁。另外，第一牺牲层310还可以覆盖柱状结构110a的顶面，第一光刻胶层210形成于第一牺牲层310的上表面。
84.在一实施方式中，第一牺牲层310的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等。
85.在本实施例中，第一牺牲层310的材料为氧化硅。
86.第一牺牲层310覆盖所述沟槽510内壁后，通过离子注入或扩散工艺，对衬底100进行p型掺杂，以形成p型掺杂的衬底。
87.需要说明的是，在掺杂过程中，由于第一光刻胶层210覆盖在每个柱状结构110a的顶面，故掺杂离子并不会进入柱状结构110a内。另外，第一牺牲层310的存在可保护衬底100在掺杂过程中不被损坏。
88.如图4和图26所示，进行p型掺杂后，去除所述第一牺牲层310和第一光刻胶层210。
89.如图5和图27以及图6和图28所示，在沟槽510内形成第一介电层410，第一介电层410填满沟槽510，之后进行机械磨平工艺。
90.在柱状结构110a的顶面和第一介电层410的表面形成第二光刻胶层220，第二光刻胶层220具有第二开口221。第二开口221将第二光刻胶层220分隔为多个条状结构，多个条状结构分别覆盖多列柱状结构110a的顶面以及多列柱状结构110a中相邻的两个柱状结构110a之间的第一介电层410的顶面。
91.作为示例，所述第二光刻胶层220的材料为具有正性光刻胶抗反射材料或正性光刻胶，对待形成第二开口221的区域以外的第二光刻胶层220区域进行曝光处理，使所述曝光区域的第二光刻胶层220的材料发生降解反应，而未曝光区域的第二光刻胶层220的材料保持不变；对曝光处理后的第二光刻胶层220进行显影处理，发生降解反应的材料溶于显影液中，而未发生降解反应的材料不溶于显影液，从而形成具有第二开口221的第二光刻胶层220。
92.作为另一实施例，第二光刻胶层220材料为具有负性光刻胶特性的抗反射材料或
负性光刻胶，因此，对待形成第二开口221的区域对应的第二光刻胶层220的区域进行曝光处理，使所述曝光区域的第二光刻胶层220的材料发生交联反应(cross
‑
linked)，而未曝光区域的第二光刻胶层220的材料保持不变；对曝光处理后的第二光刻胶层220进行显影处理，发生交联反应的材料不溶于显影液中，而未发生交联反应的材料溶于显影液，从而形成具有第二开口221的第二光刻胶层220。
93.形成具有第二开口221的第二光刻胶层220之后，以第二光刻胶层220为掩膜，刻蚀部分所述第一介电层410，保留的第一介电层411覆盖刻蚀形成的沟槽的底部，以为后续形成的位线131以及本体线132与衬底100之间提供绝缘。
94.在一实施方式中，第一介电层410的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等绝缘材料。
95.如图7和图29所示，在一行柱状结构110a的两相对侧分别形成位线沟槽1123和本体线沟槽1124，线沟槽1123用以容置部分位线131，本体线沟槽1124用以容置部分本体线132。
96.如图8和图30所示，去除第二光刻胶层220。
97.如图9和图31所示，在沟槽510内形成第二牺牲层320，第二牺牲层320覆盖所述位线沟槽1123和本体线沟槽1124的内壁。在柱状结构110a的顶面和第二牺牲层320的表面形成第三光刻胶层230，第三光刻胶层230具有第三开口231。第二牺牲层320还可以覆盖柱状结构110a的顶面，第三光刻胶层230形成于第二牺牲层320的顶面。
98.第三开口231将第三光刻胶层230分隔为多个条状结构，多个条状结构分别覆盖多列柱状结构110a的顶面以及多列柱状结构110a中相邻的两个柱状结构110a之间的第一介电层410的顶面。
99.作为示例，所述第三光刻胶层230的材料为具有正性光刻胶抗反射材料或正性光刻胶，对待形成第三开口231的区域以外的第三光刻胶层230区域进行曝光处理，使所述曝光区域的第三光刻胶层230的材料发生降解反应，而未曝光区域的第三光刻胶层230的材料保持不变；对曝光处理后的第三光刻胶层230进行显影处理，发生降解反应的材料溶于显影液中，而未发生降解反应的材料不溶于显影液，从而形成具有第三开口231的第三光刻胶层230。
100.作为另一实施例，第三光刻胶层230材料为具有负性光刻胶特性的抗反射材料或负性光刻胶，因此，对待形成第三开口231的区域对应的第三光刻胶层230的区域进行曝光处理，使所述曝光区域的第三光刻胶层230的材料发生交联反应(cross
‑
linked)，而未曝光区域的第三光刻胶层230的材料保持不变；对曝光处理后的第三光刻胶层230进行显影处理，发生交联反应的材料不溶于显影液中，而未发生交联反应的材料溶于显影液，从而形成具有第三开口231的第三光刻胶层230。
101.在一实施方式中，第二牺牲层320的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等。
102.在本实施例中，第二牺牲层320的材料为氧化硅。
103.如图10和图32以及图11和图33所示，在一列柱状结构110a的两相对侧中的一侧进行n型掺杂，以形成有源柱结构110的漏极层111。在一列柱状结构110a的两相对侧中的另一侧进行p型掺杂，以形成有源柱结构110的沟道层112的一部分。需要说明的是，该沟道层112
的一部分用于后续形成沟道层112的竖直部1122。
104.作为示例，n型掺杂、p型掺杂可以通过离子注入或扩散工艺。
105.作为优选，在一列柱状结构110a的两相对侧中的另一侧进行p型掺杂时，可采用重型掺杂，这样可降低设置在该侧的本体线132的接触电阻。
106.值得一提的是，第二牺牲层320可起到保护柱状结构110a的作用，防止柱状结构110a在掺杂过程中损坏。
107.如图12和图34所示，去除第三光刻胶层230和第二牺牲层320，并沉积位线材料层601。位线材料层601覆盖上述的位线沟槽1123和本体线沟槽1124的内壁。
108.在一实施方式中，位线材料层601的材料可以采用金属材料，例如铝、钨、铜、镍、银、多晶硅等导电材料。
109.如图13和图35所示，沉积位线材料层601之后进行机械磨平工艺。在位线材料层601的表面和柱状结构110a的顶面形成第四光刻胶层240，第四光刻胶层240具有第四开口241。第四开口241对应于上述的沟槽510。以所述第四光刻胶层240为掩膜，刻蚀位线材料层601直至保留的第一介电层411的表面。最终形成埋设在位线沟槽1123内且覆盖有源柱结构110的侧壁的位线131，以及埋设在本体线沟槽1124内且覆盖有源柱结构110的侧壁的本体线132。
110.在本实施例中，通过将成对设置的位线131和本体线132分别设置在位线沟槽1123和本体线沟槽1124内，可以增加位线131和本体线132的接触面积并降低接触电阻值。另外，成对设置的位线131和本体线132设置在柱状结构110a的两相对侧，可避开光罩或机台最小线宽的限制。
111.需要说明的是，本发明实施例的半导体结构的位线131和本体线132的数量为多个，且位线131和本体线132成对设置。成对设置的位线131和本体线132分别设于一列柱状结构110a的两相对侧。换言之，成对设置的位线131和本体线132分别设于一列有源柱结构110的两相对侧。
112.结合图11和图13所示，在衬底100内形成位线131和本体线132，成对设置的位线131和本体线132分别设于一列柱状结构110a的沟道层112的一部分的一侧和漏极层111的一侧。这样，设置在沟道层112的竖直部1122的一侧的本体线132能够连接vbb，相比于相关技术中的位线环绕柱状结构的设计，本实施例的位线和本体线的设置方式能够避免因位线的设置位置所引起的浮体效应(floating body)，进而解决了因临界电压不稳定，而影响电容信号的问题，提升了产品的良率。
113.需要说明的是，浮体效应引起晶体管元件的基底无法与晶圆基体连接在一起，使得晶体管元件的点位不一定等于vbb，进而引起元件的临界电压不稳定的问题。
114.如图14和图36所示，去除第四光刻胶层240，并沉积第二介电层420，之后在进行机械磨平工艺。
115.如图15和图37所示，进行机械磨平工艺之后，对部分第二介电层420进行刻蚀，保留的第二介电层421覆盖部分柱状结构110的部分侧壁，以显露出柱状结构110a的顶部110b。
116.如图16和图38所示，对顶部110b进行p型掺杂，例如通过离子注入或扩散工艺。
117.承上所述，如图10和图11所示，在一列柱状结构110a的两相对侧中的一侧进行n型
掺杂，以形成有源柱结构110的漏极层111。在一列柱状结构110a的两相对侧中的另一侧进行p型掺杂，以形成有源柱结构110的沟道层112的一部分。因此，在未对柱状结构110a的顶部110b进行p型掺杂之前，柱状结构110a的左右两部分已经分别进行了n型掺杂和p型掺杂。之后再对顶部110b进行p型掺杂，柱状结构110a就形成了如图16所示的两部分，分别为n型掺杂的区域和p型掺杂的区域，n型掺杂的区域即为漏极层111，p型掺杂的区域可以作为沟道层112。
118.进一步地，沟道层112包括水平部1121和竖直部1122，竖直部1122设于漏极层111的一侧，且一端连接于水平部1121，另一端延伸至衬底100。本体线132设置在沟道层112的竖直部1122一侧，位线131设置在漏极层111一侧。竖直部1122的掺杂浓度可大于水平部1121的掺杂浓度。这样的设计，就可提供一低阻值的路径连接晶圆本体和晶体管元件基底，使得元件基底的点位基本等于晶圆本体点位vbb，有效解决了因浮体效应所造成的临界电压不稳定的问题。
119.需要说明的是，虽然图中未示出，在对顶部110b进行p型掺杂之前，可以在柱状结构110a的顶部110b的顶面和侧面沉积一层牺牲层。这样，在进行p型掺杂的过程中，牺牲层可保护顶部110b不被损坏。完成p型掺杂之后，再去除该牺牲层。
120.在柱状结构110a的顶部110b的顶面和侧面以及保留的第二介电层421的表面形成一栅介质层610。栅介质层610的形成例如可以采用原子层沉积(ald)工艺，这样可精确控制栅介质层610的厚度。
121.之后再去除保留的第二介电层421表面的栅介质层610和顶部110b的顶面栅介质层610，而保留顶部110b的侧面的栅介质层610。
122.如图17和图39所示，对顶部110b进行p型掺杂之后，沉积第三介电层430，第三介电层430填满相邻两个柱状结构110a之间的沟槽。再进行机械磨平工艺，并在第三介电层430的表面和柱状结构110a的顶面形成第五光刻胶层250。
123.在一实施方式中，第三介电层430的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等绝缘材料
124.在本实施例中，第三介电层430和第二介电层420的材料相同。
125.第五光刻胶层250具有开口，该开口对应于字线沟槽。该开口可以为长条形，且其延伸方向可以与位线131/本体线132的延伸方向相垂直。
126.在一实施方式中，第五光刻胶层250具有负性/正性光刻胶特性的抗反射材料或负性光刻胶，具体的曝光/显影处理可按照第一至第四光刻胶层的方式处理，此处不再赘述。
127.需要说明的是，图1至图17是沿着垂直于位线方向剖切，故在图1至图17中示出了第一至第四光刻胶层的开口，而在图17中，第五光刻胶层250的开口是沿着字线方向延伸，故无法示出第五光刻胶层250的开口。为了便于说明字线的形成过程，图18至图21中的剖切方向是沿着垂直于字线的方向。
128.如图18和图40所示，以第五光刻胶层250为掩膜，刻蚀第三介电层430，以形成沟槽520，并露出栅介质层610。
129.作为示例，沟槽520的深度以显露出柱状结构110a的顶部110b。
130.如图19和图41所示，在沟槽520内填充字线材料层600，并在字线材料层600的表面和柱状结构110a的顶面形成第六光刻胶层260，第六光刻胶层260具有第五开口261。
131.在一实施方式中，第六光刻胶层260具有负性/正性光刻胶特性的抗反射材料或负性光刻胶，具体的曝光/显影处理可按照上述光刻胶层的方式处理，此处不再赘述。
132.在一实施方式中，字线材料层600的材料可以采用金属材料，例如铝、钨、铜、镍、银、多晶硅等导电材料。
133.如图20和图41所示，以第六光刻胶层260为掩膜，刻蚀字线材料层600以形成间隔设置的字线120。
134.结合图22和图42所示，图22示出的是本发明实施例的半导体结构的俯视图。需要说明的是，成对设置的两个字线120在阵列区aa内的部分是间隔设置，且分别位于有源柱结构110的两相对侧；成对设置的两个字线120在外围区pa的部分相连接。相比于相关技术中的单边字线的设计方案，本实施例中将成对设置的两个字线120在外围区pa的部分相连接，这样可使两个字线120均可打开所连接的晶体管，避免因单边字线断线造成晶体管无法打开的问题，提升了良率。
135.请继续参阅图20，每个字线120包括朝向衬底100的底面121、朝向有源柱结构110且与底面121连接的第一侧面122以及连接于底面121和第一侧面122的第二侧面123；其中，第二侧面123为曲面。通过将字线120的第二侧面123设计为曲面，可使字线120不易漏电。
136.作为优选，第二侧面123可以为外圆弧面。
137.如图21和图43所示，形成字线120之后，在沟槽520内沉积第四介电层440。第四介电层440填满沟槽520。
138.对柱状结构110a的顶部110b进行n型掺杂，以形成源极层113。承上所述，如图16所示，柱状结构110a分别形成了n型掺杂的区域和p型掺杂的区域，其中p型掺杂的区域包括水平区域和垂直区域。再结合图21所示，对柱状结构110a的顶部110b进行n型掺杂，最后在部分水平区域形成源极层113，而保留的水平区域内仍维持着p型掺杂。
139.至此，上述柱状结构110a内依次形成的漏极层111、沟道层112和源极层113，进而形成有源柱结构110。其中，所述漏极层111和源极层113为第一掺杂型层，所述沟道层112为第二掺杂型层。第一掺杂型层可以为n型掺杂，第二掺杂型层可以为p型掺杂。
140.如图44所示，可选地，本发明的半导体结构的形成方法还包括：
141.在所述有源柱结构110的上方形成存储结构700。
142.可选的，所述存储结构700可以为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
143.本发明的另一方面，提供一种半导体结构，包括衬底100、有源柱结构110、位线131和本体线132以及字线120。衬底包括阵列区和外围区，有源柱结构110设于衬底100的阵列区内；位线131和本体线132分别设置于所述有源柱结构的两相对侧，且所述位线和所述本体线沿第一方向延伸。字线120成对设置于有源柱结构110的两相对侧；字线120沿第二方向延伸，且第二方向垂直于第一方向。其中，成对设置的两个字线120位于衬底100的外围区的部分相连接。
144.综上所述，本发明实施例的半导体结构及其制造方法的优点和有益效果在于：
145.本发明实施例的半导体结构及其制造方法，通过将位线设置于有源柱结构的一侧，使得有源柱结构的底面可以直接与衬底接触连接，从而能够在有源柱结构与衬底之间形成载流子通道，从而使得多余的反型载流子能够通过有源柱结构导入衬底。同时，在有源
柱结构的另一侧设置本体线，通过本体线连接有源柱结构与衬底，以本体线作为载流子通道，将垂直晶体管沟道区域感应出的多余的载流子导入衬底，避免了因为多余载流子的存在而导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应，有效解决了垂直晶体管结构因浮体效应导致柱体和衬底被隔离，柱体电位不再处于基极电位(vbb)而导致晶体管阈值电压不稳定，晶体管容易被误开关造成dram信号错误等问题，提高了半导体结构的电性能，改善了半导体结构的良率。
146.另外，将成对设置的两个字线120在外围区pa的部分相连接，这样可使两个字线120均可打开所连接的晶体管，避免因单边字线断线造成晶体管无法打开的问题，提升了良率。
147.在发明实施例中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在发明实施例中的具体含义。
148.发明实施例的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述发明实施例和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对发明实施例的限制。
149.在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于发明实施例的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
150.以上仅为发明实施例的优选实施例而已，并不用于限制发明实施例，对于本领域的技术人员来说，发明实施例可以有各种更改和变化。凡在发明实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在发明实施例的保护范围之内。