半导体装置和半导体装置的操作方法与流程

1.本公开总体上涉及一种电子装置，更具体地，涉及一种半导体装置及其操作方法。


背景技术：

2.半导体装置可以包括被配置为存储数据或输出存储的数据的存储器装置。存储器装置可以是当电源中断时存储的数据消失的易失性存储器装置。易失性存储器装置可以是静态ram(sram)装置、动态ram(dram)装置、同步dram(sdram)装置等。另选地，存储器装置可以是即使电源中断时也保留存储的数据的非易失性存储器装置。非易失性存储器装置可以是只读存储器(rom)装置、可编程rom(prom)装置、电可编程rom(eprom)装置、电可擦除可编程rom(eeprom)装置、闪存存储器装置、相变ram(pram)装置、磁性ram(mram)装置、电阻ram(rram)装置、铁电ram(fram)装置等。
3.存储器装置可以包括：存储器单元阵列，其被配置为存储数据；外围电路，其被配置为执行各种操作，例如编程操作、读取操作和擦除操作；以及控制逻辑，其被配置为控制外围电路。存储器装置可以实现为存储器单元二维地布置在基板上方的结构或存储器单元三维地层叠在基板上方的结构。


技术实现要素：

4.一些实施方式提供了一种具有改进的操作特性的半导体装置和该半导体装置的操作方法。
5.根据本公开的一个方面，提供一种操作半导体装置的方法，该半导体装置包括连接在源极线与位线之间的存储器串，其中，存储器串包括沿着第一沟道层层叠的第一存储器单元、沿着第二沟道层层叠的第二存储器单元、以及连接在第一存储器单元和第二存储器单元之间的至少一个开关存储器单元。该方法包括以下步骤：对第一存储器单元中的所选第一存储器单元进行编程；选择第二存储器单元中的要进行编程的第二存储器单元；将编程电压施加到与所选第二存储器单元连接的字线；截止开关存储器单元以使得第一沟道层和第二沟道层彼此电隔离；以及将通过电压施加到与第一存储器单元和第二存储器单元中的未选存储器单元连接的字线。
6.根据本公开的另一方面，提供一种操作半导体装置的方法，该半导体装置包括连接在源极线和位线之间的存储器串，其中，存储器串包括沿着第一沟道层和第二沟道层层叠的存储器单元以及位于第一沟道层和第二沟道层的连接区域中的至少一个开关存储器单元。该方法包括以下步骤：对存储器单元中的第一存储器单元至第k存储器单元进行编程，并且在对第一存储器单元至第k存储器单元进行编程时导通开关存储器单元以使得第一沟道层和第二沟道层彼此电连接，其中k是2或更大的整数。该方法还包括以下步骤：选择存储器单元中的第(k 1)存储器单元；将编程电压施加到与第(k 1)存储器单元连接的字线；截止开关存储器单元以使得第一沟道层和第二沟道层彼此电隔离；以及将通过电压施加到与存储器单元中的未选存储器单元连接的字线。
7.根据本公开的又一方面，一种半导体装置包括连接在源极线和位线之间的存储器串，该存储器串包括沿着第一沟道层层叠的第一存储器单元、沿着第二沟道层层叠的第二存储器单元、以及连接在第一存储器单元和第二存储器单元之间的至少一个开关存储器单元。该半导体装置还包括外围电路，外围电路被配置为对存储器串执行编程操作。该半导体装置还包括控制逻辑电路，控制逻辑电路被配置为控制外围电路对第一存储器单元中的所选第一存储器单元进行编程，选择第二存储器单元中的要进行编程的第二存储器单元，将编程电压施加到与所选第二存储器单元连接的字线，截止开关存储器单元以使得第一沟道层和第二沟道层彼此电隔离，以及将通过电压施加到与第一存储器单元和第二存储器单元中的未选存储器单元连接的字线。
附图说明
8.现在将会参照附图描述示例性实施方式；然而，这些实施方式可以以不同的形式实施，并且不应解释为局限于本文阐述的实施方式。相反，提供这些实施方式是为了使本领域技术人员能够实现本公开。
9.在附图中，为了图示清楚，可能放大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
10.图1是示出根据本公开的一个实施方式的半导体装置的配置的框图。
11.图2和图3是示出根据本公开的一个实施方式的半导体装置的单元阵列结构的电路图。
12.图4a和图4b是示出根据本公开的一个实施方式的半导体存储器装置的结构的图。
13.图5a和图5b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的流程图。
14.图6、图7a和图7b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。
15.图8a和图8b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。
16.图9a至图9c是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。
17.图10是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。
18.图11a和图11b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。
19.图12a和图12b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。
20.图13是示出根据本公开的一个实施方式的存储器系统的图。
21.图14是示出根据本公开的一个实施方式的存储器系统的图。
22.图15是示出根据本公开的一个实施方式的存储器系统的图。
23.图16是示出根据本公开的一个实施方式的存储器系统的图。
24.图17是示出根据本公开的一个实施方式的存储器系统的图。
具体实施方式
25.本文公开的具体的结构描述或功能描述仅仅是例示性的，用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式实现，并且不能解释为局限于本文阐述的实施方式。
26.图1是示出根据本公开的一个实施方式的半导体装置的配置的框图。
27.参照图1，半导体装置100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器120、读写电路123、输入/输出(i/o)电路124和控制逻辑电路125。半导体装置100可以是存储器装置，并且可以是易失性存储器装置或非易失性存储器装置。例如，半导体装置100可以是闪存存储器装置。
28.单元阵列110可以通过行线rl连接到地址解码器121，并且可以通过列线cl连接到读写电路123。行线rl可以是字线，并且列线cl可以是位线。然而，字线和位线是相对概念。行线可以是位线，并且列线可以是字线。
29.单元阵列110可包括多个存储器串，并且存储器串可以沿水平方向或垂直方向布置在基板上方。此外，单元阵列110可以包括多个存储器块，并且每一个存储器块可以包括多个页。
30.控制逻辑电路125可以连接到地址解码器121、读写电路123和i/o电路124。控制逻辑电路125可以从i/o电路124接收命令cmd和地址addr，并且根据接收的命令cmd来控制地址解码器121和读写电路123执行内部操作。控制逻辑电路125可以实现为硬件、软件或硬件和软件的结合。例如，控制逻辑电路125可以是根据算法操作的电路和/或执行控制逻辑代码的处理器。
31.地址解码器121可以通过行线rl连接到单元阵列110。例如，地址解码器121可以通过字线、虚设字线，源极选择线和漏极选择线而连接到单元阵列110。此外，地址解码器121可以在控制逻辑电路125的控制下控制行线rl。因此，地址解码器121可以从控制逻辑电路125接收地址addr，并根据接收的地址addr选择单元阵列110的任何一个存储器块。
32.可以以页为单位执行半导体装置100的编程操作和读取操作。因此，在编程操作和读取操作中，地址addr可以包括块地址和行地址。地址解码器121可以对接收的地址addr中的块地址进行解码，并根据解码的块地址选择一个存储器块。地址解码器121可以对接收的地址addr中的行地址进行解码，并且根据解码的行地址选择所选存储器块的任何一个页。
33.可以以存储器块为单位执行半导体装置100的擦除操作。因此，在擦除操作中，地址addr可以包括块地址。地址解码器121可以对块地址进行解码，并且根据解码的块地址选择一个存储器块。
34.读写电路123可以通过列线cl连接到单元阵列110。在编程操作中，读写电路123可以传输从i/o电路124接收的数据data，并且可以根据传输的数据data对所选页的存储器单元进行编程。数据data可以是将要分别编程到各个存储器单元的多位数据。在读取操作中，读写电路123可以通过列线cl从所选页的存储器单元读取数据data，并且将读取的数据data输出到i/o电路124。在擦除操作中，读写电路123可以浮置列线cl。在编程操作和擦除操作中可以包括验证操作。可以以类似于读取操作的方式执行验证操作。
35.图2和图3是示出根据本公开的一个实施方式的半导体装置的单元阵列结构的电路图。
36.参照图2，单元阵列可以包括多个存储器块blk，并且每一个存储器块blk可以包括多个存储器串ms11至ms1m和ms21至ms2m。多个存储器串ms11至ms1m和ms21至ms2m可以连接在位线bl1至blm和源极线sl之间。此外，存储器串ms11至ms1m和ms21至ms2m中的每一个可以沿 z方向延伸。 z方向可以是层叠存储器单元mc1至mcn的方向。这里，m是2或更大的整数。
37.存储器串ms11至ms1m和ms21至ms2m中的每一个可以包括至少一个源极选择晶体管sst、多个存储器单元mc1到mcn、至少一个开关存储器单元sw_mc和至少一个漏极选择晶体管dst。这里，n是2或更大的整数。
38.存储器串ms11至ms1m和ms21至ms2m中的每一个还可以包括连接在源极选择晶体管sst和存储器单元mc1之间的至少一个源极侧虚设存储器单元s_dmc。存储器串ms11至ms1m和ms21至ms2m中的每一个还可以包括连接在漏极选择晶体管dst和存储器单元mcn之间的至少一个漏极侧虚设存储器单元d_dmc。
39.存储器串ms11至ms1m和ms21至ms2m中的一个中包括的至少一个源极选择晶体管sst可以串联连接在存储器单元mc1和源极线sl之间。源极选择晶体管sst的栅电极可以连接到至少一条源极选择线ssl。此外，处于相同水平的源极选择晶体管sst可连接到相同的源极选择线ssl。
40.存储器串ms11至ms1m和ms21至ms2m中的一个中包括的存储器单元mc1至mcn可以串联连接在源极选择晶体管sst和漏极选择晶体管dst之间。存储器单元mc1到mcn的栅电极可以连接到字线wl1至wln，并且处于相同水平的存储器单元可以连接到相同的字线。用于驱动的字线电压(编程偏压、预编程偏压和读取偏压等)可以被施加到字线wl1至wln中的每一条。
41.存储器串ms11至ms1m和ms21至ms2m中的一个中包括的至少一个漏极选择晶体管dst可以串联连接在位线bl1至blm和存储器单元mcn之间。漏极选择晶体管dst的栅电极可以连接到至少一条漏极选择线dsl。布置在相同行( x方向)上的存储器串(ms11至ms1m或ms21至ms2m)的漏极选择晶体管dst中的处于相同水平的漏极选择晶体管dst可以连接到相同的漏极选择线dsl。此外，布置在不同行( x方向)上的漏极选择晶体管dst可以连接到不同的漏极选择线dsl。
42.存储器串ms11至ms1m和ms21至ms2m中的一个中包括的至少一个开关存储器单元sw_mc可以连接在存储器单元mci和存储器单元mci 1之间。这里，i是2或更大的整数。开关存储器单元sw_mc的栅电极可以连接到至少一条开关字线sw_wl，并且处于相同水平的开关存储器单元sw_mc可连接到相同的开关字线sw_wl。用于驱动的字线电压(隔离电压和通过电压等)可以被施加到开关字线sw_wl。
43.存储器串ms11至ms1m和ms21至ms2m中的一个中包括的至少一个源极侧虚设存储器单元s_dmc可以串联连接在源极选择晶体管sst和存储器单元mc1之间。源极侧虚设存储器单元s_dmc的栅电极可以连接到至少一条源极侧虚设字线s_dwl，并且源极侧虚设存储器单元s_dmc可以连接到相同的源极侧虚设字线s_dwl。用于驱动的字线电压(编程电压、读取电压和通过电压等)可以被施加到源极侧虚设字线s_dwl。
44.存储器串ms11至ms1m和ms21至ms2m中的一个中包括的至少一个漏极侧虚设存储器单元d_dmc可以串联连接在漏极选择晶体管dst和存储器单元mcn之间。漏极侧虚设存储
器单元d_dmc的栅电极可以连接到至少一条漏极侧虚设字线d_dwl，并且漏极侧虚设存储器单元d_dmc可以连接到相同的漏极侧虚设字线d_dwl。用于驱动的字线电压(编程电压、读取电压和通过电压等)可以被施加到漏极侧虚设字线d_dwl。
45.参照图3，存储器块blk可以包括多个存储器串ms11至ms1m和ms21至ms2m。存储器串ms11至ms1m和ms21至ms2m中的每一个可以包括串联连接的至少一个源极选择晶体管sst、多个源极侧存储器单元s_mc、至少一个管式晶体管pt、多个漏极侧存储器单元d_mc、至少一个漏极选择晶体管dst和至少一个开关存储器单元sw_mc。此外，存储器串ms11至ms1m和ms21至ms2m中的每一个还可以包括至少一个源极侧虚设存储器单元s_dmc或至少一个漏极侧虚设存储器单元d_dmc。存储器串ms11至ms1m和ms21至ms2m中的每一个可以布置成“u”形形状，使得每个存储器串的两端指向相似或相同的方向。
46.管式晶体管pt可以连接漏极侧存储器单元d_mc和源极侧存储器单元s_mc。此外，存储器串ms11至ms1m和ms21至ms2m中的每一个的管式晶体管pt的栅极可以连接到管线(pipe line)pl。其它结构类似于参照图2描述的结构，因此，将省略重复的描述。
47.图4a和图4b是示出根据本公开的一个实施方式的半导体存储器装置的结构的图。在下文中，将省略与上述内容重复的内容的描述。
48.参照图4a，根据本公开的该实施方式的半导体装置可以包括第一层叠结构st1、第二层叠结构st2和沟道结构ch。
49.第一层叠结构st1可以包括交替层叠的第一导电层11和第一绝缘层12。第一导电层11可以是选择晶体管和存储器单元等的栅电极。第一导电层11可以包括诸如多晶硅、钨或金属的导电材料。第一绝缘层12用于使层叠的第一导电层11彼此绝缘，并且可以包括诸如氧化物或氮化物的绝缘材料。
50.第二层叠结构st2可以位于第一层叠结构st1的顶部或底部。第二层叠结构st2可以包括交替层叠的第二导电层13和第二绝缘层14。第二导电层13可以是选择晶体管和存储器单元等的栅电极。第二导电层13可以包括诸如多晶硅、钨或金属的导电材料。第二绝缘层14用于使层叠的第二导电层13彼此绝缘，并且可以包括诸如氧化物或氮化物的绝缘材料。
51.第一层叠结构st1可以包括第一开口op1，并且第二层叠结构st2可以包括第二开口op2。第二开口op2可以连接到第一开口op1。第一开口op1和第二开口op2可以具有锥形截面(tapered section)。在第一层叠结构st1和第二层叠结构st2之间的界面处，第一开口op1可以比第二开口op2具有更宽的宽度。
52.第一导电层11和第二导电层13中的位于第一层叠结构st1和第二层叠结构st2之间的边界处的至少一个导电层可以对应于开关字线sw_wl1和sw_wl2。开关字线sw_wl1和sw_wl2可以位于沟道结构ch的宽度快速改变的部位。第一导电层11中的至少一个最上面的第一导电层11可以对应于第一开关字线sw_wl1，并且第二导电层13中的至少一个最下面的第二导电层13可以对应于第二开关字线sw_wl2。
53.第一导电层11中的至少一个最上面的第一导电层11可以对应于源极选择线ssl。第二导电层13中的至少一个最下面的第二导电层13可以对应于漏极选择线dsl。
54.第一导电层11中的除源极选择线ssl和第一开关字线sw_wl1之外的其它第一导电层11可以是第一字线wl1。第二导电层13中的除漏极选择线dsl和第二开关字线sw_wl2之外的其它第二导电层13可以是第二字线wl2。
55.漏极侧和源极侧是相对的概念。至少一个最上面的第一导电层11可以对应于漏极选择线dsl，并且至少一个最下面的第二导电层13可以对应于源极选择线ssl。此外，第二层叠结构st2还可以包括位于漏极选择线dsl和第二字线wl2之间的至少一条漏极侧虚设字线d_dwl。第一层叠结构st1还可以包括位于源极选择线ssl和第一字线wl1之间的至少一条源极侧虚设字线s_dwl。
56.沟道结构ch可以穿透第一层叠结构st1和第二层叠结构st2。沟道结构ch可以形成在第一开口op1和第二开口op2中。一个沟道结构ch可以形成在彼此连接的第一开口op1和第二开口op2中。沟道结构ch可以包括对应于第一开口op1的第一沟道结构ch1和对应于第二开口op2的第二沟道结构ch2。第一沟道结构ch1可以与源极线相邻，并且第二沟道结构ch2可以与位线相邻。
57.第一沟道结构ch1的下部可以比第一沟道结构ch1的上部具有更窄的宽度(w1l<w1u)。换句话说，第一沟道结构ch1可以在第一层叠结构st1和第二层叠结构st2之间的边界处具有较宽的宽度，并且第一沟道结构ch1的源极侧可以具有较窄的宽度。第二沟道结构ch2的下部可以比第二沟道结构ch2的上部具有更窄的宽度(w2l<w2u)。换句话说，第二沟道结构ch2可以在第一层叠结构st1和第二层叠结构st2之间的边界处具有较窄的宽度，并且第二沟道结构ch2的漏极侧可以具有较宽的宽度。
58.源极选择晶体管sst可以位于第一沟道结构ch1和源极选择线ssl彼此相交的部分。源极侧虚设存储器单元s_dmc可以位于第一沟道结构ch1和源极侧虚设字线s_dwl彼此相交的部分。漏极选择晶体管dst可以位于第二沟道结构ch2和漏极选择线dsl彼此相交的部分。漏极侧虚设存储器单元d_dmc可以位于第二沟道结构ch2和漏极侧虚设字线d_dwl彼此相交的部分。
59.第一存储器单元mc1可以位于第一沟道结构ch1和第一字线wl1彼此相交的部分。第二存储器单元mc2可以位于第二沟道结构ch2和第二字线wl2彼此相交的部分。第一开关存储器单元sw_mc1可以位于第一沟道结构ch1和第一开关字线sw_wl1彼此相交的部分。第二开关存储器单元sw_mc2可以位于第二沟道结构ch2和第二开关字线sw_wl2彼此相交的部分。第一开关存储器单元sw_mc1和第二开关存储器单元和sw_mc2可以位于第一沟道结构ch1和第二沟道结构ch2的连接区域中。第一开关存储器单元sw_mc1和第二开关存储器单元sw_mc2可以串联连接在第一存储器单元mc1和第二存储器单元mc2之间。
60.共享沟道结构ch的至少一个源极选择晶体管sst、至少一个源极侧虚设存储器单元s_dmc、第一存储器单元mc1、至少一个开关存储器单元sw_mc1和sw_mc2、第二存储器单元mc2、至少一个漏极侧虚设存储器单元d_dmc和至少一个漏极选择晶体管dst可以构成一个存储器串。
61.参照图4a和图4b，第一沟道结构ch1可以包括第一沟道层16a，并且还可以包括第一存储器层15a和第一间隙填充层17a中的至少一个。第二沟道结构ch2可以包括第二沟道层16b，并且还可以包括第二存储器层15b、第二间隙填充层17b和焊盘18中的至少一个。第一沟道层16a和第二沟道层16b对应于用于形成选择晶体管、存储器单元等的沟道的区域。第一沟道层16a和第二沟道层16b可以包括诸如硅(si)或锗(ge)的半导体材料，或者可以包括诸如纳米点、纳米管或石墨烯的纳米结构材料。在一个实施方式中，第一沟道层16a和第二沟道层16b可以通过彼此分开的工艺形成。第二沟道结构ch2还可以包括焊盘，并且第一
沟道层16a和第二沟道层16b可以通过焊盘彼此电连接。第一沟道层16a和第二沟道层16b可以通过同一工艺形成，并且可以彼此连接而不存在任何界面(interface)。
62.第一存储器层15a和第二存储器层15b中的每一个可以包括隧穿绝缘层、数据存储层和阻挡层中的至少一个。数据存储层可以基本上用于数据存储，并且包括浮栅、电荷俘获材料、多晶硅、氮化物、可变电阻材料、相变材料等。第一存储器层15a和第二存储器层15b可以通过彼此分开的工艺形成，并且可以通过界面彼此连接。第一存储器层15a和第二存储器层15b可以通过同一工艺形成，并且可以彼此连接而不存在任何界面。
63.第一间隙填充层17a可以形成在第一沟道层16a中。第二间隙填充层17b可以形成在第二沟道层16b中。第一间隙填充层17a和第二间隙填充层17b可以包括氧化物等。焊盘18可以连接到第二沟道层16b，并且包括导电材料。第二沟道层16b可以通过焊盘18连接到诸如位线或源极线的线路。
64.根据上述结构，第一存储器单元mc1可以沿第一沟道层16a层叠，并且第二存储器单元mc2可以沿第二沟道层16b层叠。此外，至少一个开关存储器单元sw_mc1和sw_mc2可以位于第一沟道层16a和第二沟道层16b的连接区域中。第一开关存储器单元sw_mc1和第二开关存储器单元sw_mc2连续设置，但是第一沟道层16a和第二沟道层16b之间的宽度差较大。因此，第一开关存储器单元sw_mc1和第二开关存储器单元sw_mc2不用作实质的数据存储部，而是可以用作用于使第一沟道层16a和第二沟道层16b彼此电隔离或彼此电连接的开关。
65.同时，尽管本实施方式中已经描述了半导体装置包括第一层叠结构st1和第二层叠结构st2的情况，但是半导体装置可以包括三个或更多个层叠结构。至少一个开关字线sw_wl1和sw_wl2可以位于层叠结构之间的每一边界处。虽然已经描述了第二层叠结构st2位于第一层叠结构st1的顶部上的情况，但第一层叠结构st1也可以位于第二层叠结构st2的顶部上。第一沟道结构ch1的上部可以比第一沟道结构ch1的下部具有更窄的宽度。
66.图5a和图5b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的流程图。在下文中，将描述参照图4a或图4b描述的存储器串的编程操作方法。
67.参照图5a，对第一存储器单元mc1中的所选第一存储器单元mc1进行编程(s310)。可以通过使用正常编程操作来对所选第一存储器单元mc1进行编程。在正常编程操作中，导通开关存储器单元sw_mc1和sw_mc2，使得第一沟道层16a和第二沟道层16b彼此电连接。将参照图7a详细描述正常编程操作。
68.随后，对第二存储器单元mc2中的所选第二存储器单元mc2进行编程(s320)。可以通过使用干扰补偿编程操作(disturbance compensation program operation)来对所选第二存储器单元mc2进行编程。在干扰补偿编程操作中，截止开关存储器单元sw_mc1和sw_mc2，使得第一沟道层16a和第二沟道层16b彼此电隔离。将参照图7b详细描述干扰补偿编程操作。
69.根据上述操作方法，在对第一存储器单元mc1进行编程之后，可以对第二存储器单元mc2进行编程。当对第二存储器单元mc2进行编程时，第一沟道层16a和第二沟道层16b彼此隔离，从而能够改善第二沟道层16b的沟道升压。因此，能够最小化在编程操作中引起的干扰。
70.参照图5b，对第二存储器单元mc2中的所选第二存储器单元mc2进行编程(s410)。
可以通过使用干扰补偿编程操作来对所选第二存储器单元mc2进行编程。在干扰补偿编程操作中，截止开关存储器单元sw_mc1和sw_mc2，使得第一沟道层16a和第二沟道层16b彼此电隔离。
71.随后，对第一存储器单元mc1中的所选第一存储器单元mc1进行编程(s420)。可以通过使用正常编程操作来对所选第一存储器单元mc1进行编程。在正常编程操作中，导通开关存储器单元sw_mc1和sw_mc2，使得第一沟道层16a和第二沟道层16b彼此电连接。
72.根据上述操作方法，在对第二存储器单元mc2进行编程之后，可以对第一存储器单元mc1进行编程。当对第二存储器单元mc2进行编程时，第一沟道层16a和第二沟道层16b可以彼此隔离。此外，当对第二存储器单元mc2进行编程时，施加到第一字线wl1的通过电压减小，从而能够减小施加到第一存储器单元mc1的应力(stress)。因此，能够最小化在编程操作中引起的干扰。
73.同时，可以对所有第二存储器单元mc2执行干扰补偿编程操作，或者仅对第二存储器单元mc2中的一些第二存储器单元mc2执行干扰补偿编程操作。当对一些第二存储器单元mc2执行干扰补偿编程操作时，可以对其它第二存储器单元mc2执行正常编程操作。可以通过考虑引起干扰的因素来确定要对其执行干扰补偿编程操作的一些第二存储器单元mc2。
74.图6、图7a和图7b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。图6是流程图，并且图7a和图7b示出存储器串和偏置条件。图7a和图7b中所示的存储器串可以被包括在参照图2或图3描述的单元阵列中。
75.参照图6，选择要对其执行编程操作的存储器单元或页(s510)。可以选择与要对其执行编程操作的逻辑页相对应的字线。随后，对所选存储器单元sel_mc执行正常编程操作或干扰补偿编程操作(s520)。可以通过考虑在编程操作中引起的干扰来确定编程方法。可以通过考虑沟道层的形状、沟道层的宽度、编程顺序，编程进行方向等来选择正常编程操作或干扰补偿编程操作。
76.作为在编程操作中引起的干扰存在编程干扰。当对层叠的字线依次执行编程操作时，禁止编程的存储器串的沟道区可以充分升压，因为在编程的早期阶段存储器串中具有编程状态的存储器单元mc的数量较小。然而，因为在存储器串中具有编程状态的存储器单元mc的数量随着编程的进行而变大，所以沟道区的升压可能减小。这种现象称为编程干扰。与编程顺序较早的存储器单元mc相比，编程顺序较晚的存储器单元mc很可能会由于编程干扰而劣化。也就是说，根据编程顺序被包括在最后一页中的存储器单元mc最易于受编程干扰的影响。
77.作为在编程操作中引起的干扰存在通过干扰(pass disturbance)。通过电压vpass被施加到未选字线wl。此外，当编程操作反复执行时，通过电压vpass可以反复地被施加到字线wl。因此，当编程操作反复执行时，存储器单元mc可能接收应力。这种现象称为通过干扰。然而，如参照图4a和图4b所述，当沟道结构ch具有锥形截面时，存在包括具有相对较窄的宽度的沟道层的存储器单元mc。即使当通过电压vpass被施加相同的次数时，与包括具有较宽的宽度的沟道层的存储器单元mc相比，包括具有较窄的宽度的沟道层的存储器单元mc受到较大的通过干扰的影响。也就是说，包括具有较窄的宽度的沟道层的存储器单元最易于受通过干扰的影响。
78.此外，编程进行方向可能会对干扰有影响。当编程从沟道结构ch的源极侧进行到
漏极侧时，包括第二沟道层16b的第二存储器单元mc2比包括第一沟道层16a的第一存储器单元mc1具有更晚的编程顺序。因此，第二存储器单元mc2可能易于受编程干扰影响。当编程从沟道结构ch的漏极侧进行到源极侧时，包括第一沟道层16a的第一存储器单元mc1比包括第二沟道层16b的第二存储器单元mc2具有更晚的编程顺序。此外，因为在包括第一沟道层16a的第一存储器单元mc1中编程顺序较晚的存储器单元具有较窄的沟道宽度，所以存储器单元可能易于受通过干扰影响。
79.因此，当编程从沟道结构ch的源极侧进行到漏极侧时，可以执行干扰补偿编程操作以最小化编程干扰。当编程从沟道结构ch的漏极侧进行到源极侧时，可以执行干扰补偿编程操作以最小化通过干扰。
80.图7a示出了正常编程操作。参照图7a，通过截止源极选择晶体管sst，使得存储器串和源极线sl彼此隔离。导通所选漏极选择晶体管dst，并且截止未选漏极选择晶体管dst。编程电压vpgm施加到所选字线sel_wl，并且通过电压vpass施加到未选字线wl和开关字线sw_wl。通过电压vpass可以比编程电压vpgm具有更低的电平。根据该方法，因为开关存储器单元sw_mc导通，所以开关存储器单元sw_mc一侧的沟道区和开关存储器单元sw_mc另一侧的沟道区彼此连接。也就是说，第一沟道层16a和第二沟道层16b彼此电连接，并且在沟道结构ch中形成一个沟道区chr。
81.图7b示出了干扰补偿编程操作。参照图7b，通过截止源极选择晶体管sst，使得存储器串和源极线sl彼此隔离。导通所选漏极选择晶体管dst，并且截止未选漏极选择晶体管dst。编程电压vpgm施加到所选字线sel_wl，并且通过电压vpass、vpass1和vpass2施加到未选字线wl。通过电压vpass、vpass1及vpass2可以比编程电压vpgm具有更低的电平。通过向开关字线sw_wl施加隔离电压vsp来截止开关存储器单元sw_mc。隔离电压vsp可以具有接地电平或具有负电平。因此，开关存储器单元sw_mc一侧的沟道区和开关存储器单元sw_mc另一侧的沟道区彼此隔离。形成在第一沟道层16a中的第一沟道区chr1和形成在第二沟道层16b中的第二沟道区chr2彼此电隔离。因此，能够增大第二沟道区chr2的升压电平，并且能够最小化编程干扰。
82.在一个实施方式中，施加到与开关存储器单元sw_mc相邻的存储器单元mc的通过电压vpass1和vpass2以及施加到与开关存储器单元sw_mc不相邻的存储器单元的通过电压vpass可以具有不同的电平。第一通过电压vpass1可以施加到与开关存储器单元sw_mc相邻的第一相邻存储器单元mc，并且第二通过电压vpass2可以施加到与第一相邻存储器单元mc相邻的第二相邻存储器单元mc。第二通过电压vpass2可以比第一通过电压vpass1具有更高的电平，并且比通过电压vpass具有更低的电平(vpass1<vpass2<vpass)。因此，能够防止沟道电压在开关存储器单元sw_mc和存储器单元mc之间快速增加。
83.图8a和图8b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。图8a是流程图，并且图8b是示出操作顺序和条件的图表。
84.在一个实施方式中，半导体装置可以包括第一层叠结构和第二层叠结构，第一层叠结构包括第一字线wl1至第i字线wli和第一开关字线sw_wl1，第二层叠结构包括第(i 1)字线wli 1至第n字线wln和第二开关字线sw_wl2。第一层叠结构可以包括参照图4b描述的第一沟道层16a，并且第二层叠结构可以包括参照图4b描述的第二沟道层16b。可以沿第一沟道层16a层叠第一存储器单元至第i存储器单元，并且可以沿第二沟道层16b层叠第(i 1)
存储器单元至第n存储器单元。与第i存储器单元相比，第一存储器单元可以包括具有较窄宽度的沟道层，并且与第n存储器单元相比，第(i 1)存储器单元可以包括具有较窄宽度的沟道层。编程操作可以从源极侧s进行到漏极侧d。在下文中，将描述从第一字线wl1到第n字线wln依次执行编程操作的情况。
85.参照图8a和图8b，选择要对其执行编程操作的存储器单元或页(s710)。随后，将所选存储器单元或所选页的编程顺序与第一参考值进行比较(s720)。当编程顺序等于或大于第一参考值时，执行第一干扰补偿编程操作(s730)。当编程顺序小于第一参考值时，执行正常编程操作(s740)。随后，检查是否已执行编程操作直到最后一页(s750)。当对最后一页执行了编程操作时，结束编程操作。当未对最后一页执行编程操作时，选择要进行编程的下一存储器单元或下一页(s710)。
86.第一参考值可以是用于最小化对编程顺序相对较晚的存储器单元的编程干扰的参考值。第一参考值可以对应于第一字线wl1至第n字线wln中的编程顺序相对较晚的字线的顺序。第一字线wl1至第n字线wln中的位于开关字线sw_wl1和sw_wl2的周围的字线的顺序可以被设置为第一参考值。在一个实施方式中，属于第一字线至第n字线的编程进行率为50％至100％的范围的字线的顺序可以被设置为第一参考值。在一个实施方式中，第一字线至第n字线可以分组为多个组，并且第n字线所属的组中首先进行编程的字线的顺序可以被设置为第一参考值。在一个实施方式中，可以通过对开关字线sw_wl1和sw_wl2的周围的字线不同地施加偏压来形成具有平缓倾斜度(inclination)的沟道电压斜坡(slope)，并且在通过分析沟道电压斜坡而确定的最小化由带间隧穿(band to band tunneling，btbt)的发生引起的升压劣化的点处的字线的顺序可以被设置为第一参考值。
87.在下文中，将描述与第二沟道层16b相对应的第(i 1)字线wli 1至第n字线wln中的第(k 1)字线的顺序对应于第一参考值的情况。这里，k可以是2或更大的整数，具有大于i的值，并且具有小于n的值。
88.首先，可以从第一字线wl1至第k字线wlk依次执行正常编程操作。具有接地电平的偏压施加到所选位线，并且电源电压vdd施加到未选位线。导通所选存储器串的漏极选择晶体管，并且截止禁止编程的存储器串的漏极选择晶体管。通过停用源极线来截止源极选择晶体管。当选择第一字线wl1时，编程电压vpgm施加到所选第一字线wl1，并且通过电压vpass施加到其它未选第二字线wl2至第n字线wln以及开关字线sw_wl1和sw_wl2。类似地，对第二字线wl2至第k字线wlk执行正常编程操作。
89.随后，可以从第(k 1)字线wlk 1至第n字线wln依次执行第一干扰补偿编程操作。具有接地电平的偏压施加到所选位线，并且电源电压vdd施加到未选位线。通过停用源极线来截止源极选择晶体管。当选择第(k 1)字线wlk 1时，编程电压vpgm施加到第(k 1)字线wlk 1，并且隔离电压vsp施加到开关字线sw_wl1和sw_wl2。通过电压vpass、vpass1和vpass2施加到其它未选字线wl1至wlk和wlk 2至wln。第一通过电压vpass1可以施加到与开关字线sw_wl1和sw_wl2相邻的第i字线wli和第(i 1)字线wli 1，第二通过电压vpass2可以施加到第(i-1)字线wli-1和第(i 2)字线wli 2，并且通过电压vpass可以施加到其它字线wl1至wli-2、wli 3至wlk和wlk 2至wln。类似地，对第(k 2)字线wlk 2至第n字线wln执行第一干扰补偿编程操作。
90.根据上述操作方法，当执行第一干扰补偿编程操作时，截止开关存储器单元。因
此，第一存储器单元至第i存储器单元的沟道区和第(i 1)存储器单元至第n存储器单元的沟道区彼此电隔离。因此，第(i 1)存储器单元至第n存储器单元的沟道区可以通过施加到第(k 1)字线wlk 1的编程电压vpgm而充分升压。因此，能够最小化编程干扰。
91.此外，第一通过电压vpass1施加到第i字线wli和第(i 1)字线wli 1，并且第二通过电压vpass2施加到第(i-1)字线wli-1和第(i 2)字线wli 2。因此，能够控制沟道电压在开关字线sw_wl1和sw_wl2的周围平缓增加。因此，能够防止在开关字线sw_wl1和sw_wl2的周围由于btbt而使得存储器单元劣化。
92.图9a至图9c是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。图9a是流程图，并且图9b和图9c是示出操作条件的图表。
93.在一个实施方式中，半导体装置可以包括第一层叠结构和第二层叠结构，第一层叠结构包括第一字线wl1至第i字线wli和第一开关字线sw_wl1，第二层叠结构包括第(i 1)字线wli 1至第n字线wln和第二开关字线sw_wl2。第一层叠结构可以包括参照图4b描述的第一沟道层16a，并且第二层叠结构可以包括参照图4b描述的第二沟道层16b。第一存储器单元至第i存储器单元可以沿着第一沟道层16a层叠，并且第(i 1)存储器单元至第n存储器单元可以沿着第二沟道层16b层叠。与第i存储器单元相比，第一存储器单元可以包括具有较窄宽度的沟道层，并且与第n存储器单元相比，第(i 1)存储器单元可以包括具有较窄宽度的沟道层。编程操作可以从漏极侧d进行到源极侧s。在下文中，将描述从第n字线wln至第一字线wl1依次执行编程操作的情况。
94.参照图9a至图9c，选择要对其执行编程操作的存储器单元或页(s810)。随后，将所选存储器单元或所选页的编程顺序与第二参考值进行比较(s820)。当编程顺序等于或小于第二参考值时，执行第二干扰补偿编程操作(s830)。当编程顺序大于第二参考值时，执行正常编程操作(s840)。随后，检查是否已执行编程操作直到最后一页(s850)。当未对最后一页执行编程操作时，选择要进行编程的下一存储器单元或下一页(s810)。
95.第二参考值可以是用于对沟道层具有较窄宽度并且编程顺序较晚的存储器单元的通过干扰进行补偿的参考值。第二参考值可以对应于第一字线wl1至第n字线wln中编程顺序相对较早的字线的顺序。第一字线wl1至第n字线wln中的位于开关字线sw_wl1和sw_wl2周围的字线的顺序可以被设置为第二参考值。在一个实施方式中，属于第一字线至第n字线的编程进行率为50％至100％的范围的字线的顺序可以被设置为第二参考值。在一个实施方式中，第一字线至第n字线可以分组为多个组，并且在第n字线所属的组中最后进行编程的字线的顺序可以被设置为第二参考值。在一个实施方式中，可以通过对在开关字线sw_wl1和sw_wl2的周围的字线不同地施加偏压来形成具有平缓倾斜度的沟道电压斜坡，并且在通过分析沟道电压斜坡而确定的最小化通过干扰的点处的字线的顺序可以被设置为第二参考值。
96.在下文中，将描述与第二沟道层16b相对应的第n字线wln至第(i 1)字线wli 1中的第(k 1)字线对应于第二参考值的情况。
97.首先，可以从第n字线wln至第(k 1)字线wlk 1依次执行第二干扰补偿编程操作。具有接地电平的偏压施加到所选位线，并且电源电压vdd施加到未选位线。导通所选存储器串的漏极选择晶体管，并且截止禁止编程的存储器串的漏极选择晶体管。通过停用源极线来截止源极选择晶体管。
98.当选择第n字线wln时，编程电压vpgm施加到所选第n字线wln，并且隔离电压vsp施加到开关字线sw_wl1和sw_wl2。通过电压vpass1、vpass2和vpass3施加到未选字线wln-1至wl1。可以根据未选字线wln-1至wl1的位置施加具有不同电平的通过电压vpass1、vpass2、vpass3和vpass。
99.参照图9b，第一通过电压vpass1可以施加到与开关字线sw_wl1和sw_wl2相邻的第i字线wli和第(i 1)字线wli 1，并且第二通过电压vpass2可以施加到第(i-1)字线wli-1和第(i 2)字线wli 2。此外，可以将第三通过电压vpass3施加到编程顺序相对较晚的字线。第三通过电压vpass3可以施加到与第一沟道层16a相对应的字线wl1至wli-2。第三通过电压vpass3的电平可以高于第二通过电压vpass2的电平，并且低于通过电压vpass的电平(vpass1<vpass2<vpass3<vpass)。
100.参照图9c，第一通过电压vpass1可以施加到与开关字线sw_wl1和sw_wl2相邻的第(i 1)字线，并且第二通过电压vpass2可以施加到第(i 2)字线wli 2。此外，第三通过电压vpass3可以施加到编程顺序相对较晚的字线。第三通过电压vpass3可以施加到与第一沟道层16a相对应的字线wl1至wli。第三通过电压可以具有接地电平。
101.类似地，对第(n-1)字线wln-1至第(k 1)字线wlk 1执行第二干扰补偿编程操作。
102.随后，可以从第k字线wlk至第一字线wl1依次执行正常编程操作。当选择第k字线wlk时，编程电压vpgm施加到所选第k字线wlk，并且通过电压vpass施加到未选第n字线wln至第(k 1)字线wlk 1、开关字线sw_wl1和sw_wl2、以及未选第(k-1)字线wlk-1至第一字线wl1。类似地，对第(k-1)字线wlk-1至第一字线wl1执行正常编程操作。
103.根据上述操作方法，当执行第二干扰补偿编程操作时，截止开关存储器单元。因此，第一存储器单元至第i存储器单元的沟道区和第(i 1)存储器单元至第n存储器单元的沟道区彼此电隔离。此外，电平低于通过电压vpass的电平的第三通过电压vpass3施加到第一字线wl1至第i字线wli，从而能够最小化第一存储器单元至第i存储器单元的通过干扰。
104.图10、图11a和图11b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。图10是电路图，并且图11a和图11b是沟道区的升压电平图。x轴表示沟道结构ch的位置，并且y轴表示沟道电压。在下文中，将省略与上述内容重复的内容的描述。
105.参照图10，选择要对其执行编程操作的第一存储器串ms1。禁止编程的第二存储器串ms2共享位线bl。第一存储器串ms1和第二存储器串ms2共享源选择线ssl。在下文中，将描述对第一字线wl1至第n字线wln依次执行第一干扰补偿编程操作的情况。
106.图11a涉及所选第一存储器串ms1，并且示出将编程电压vpgm施加到第n字线wln的情况。将隔离电压vsp施加到开关字线sw_wl1和sw_wl2并且截止开关存储器单元。因此，在源极选择线ssl与第一开关字线sw_wl1之间的第一沟道区chr1和在漏极选择线dsl与第二开关字线sw_wl2之间的第二沟道区chr2彼此电隔离。
107.截止源极选择晶体管和开关存储器单元，因此，第一沟道区chr1被浮置。此外，通过施加到第一字线wl1至第i字线wli和源极侧虚设字线s_dwl的通过电压vpass、vpass2和vpass1使第一沟道区chr1升压。升压的第一沟道区chr1可以具有第一电平lv1的沟道电压。此外，随着字线更加邻近开关字线sw_wl1和sw_wl2，施加具有更低电平的通过电压(vpass>vpass2>vpass1)，从而在开关字线sw_wl1和sw_wl2的周围以平缓的倾斜度增大沟道电压。
108.电源电压vdd施加到所选第一漏极选择线dsl1，并且导通漏极选择晶体管。因此，
第二沟道区chr2电连接到位线bl。第二沟道区chr2的沟道电压可以具有低于第一电平lv1的第二电平lv2。位线bl可以具有接地电平，并且第二电平lv2可以是接地电平。
109.图11b涉及禁止编程的第二存储器串ms2，并且示出将编程电压vpgm施加到第n字线wln的情况。隔离电压vsp施加到第一开关字线sw_wl1和第二开关字线sw_wl2，并且截止开关存储器单元。因此，第一沟道区chr1和第二沟道区chr2彼此电隔离。
110.截止源极选择晶体管和开关存储器单元，因此，第一沟道区chr1被浮置。此外，通过施加到第一字线wl1至第i字线wli和源极侧虚设字线s_dwl的通过电压vpass、vpass2和vpass1，可以将第一沟道区chr1升压到第一电平lv1。
111.接地电压施加到未选第二漏极选择线dsl2，并且截止漏极选择晶体管。因此，第二沟道区chr2被浮置。此外，通过施加到第(i 1)字线wli 1至第(n-1)字线wln-1的通过电压vpass1、vpass2和vpass以及施加到第n字线wln的编程电压vpgm使第二沟道区chr2升压。因为由编程电压vpgm引起的升压集中在第二沟道区chr2上，所以可以将第二沟道区chr2升压到高于第一沟道区chr1的电平的电平。第二沟道区chr2可以在与第(i 1)字线wli 1至第(n-1)字线wln-1相对应的部分具有第三电平lv3。此外，第二沟道区chr2可以在与第n字线wln相对应的部分具有高于第三电平lv3的第四电平lv4，具有相对较高电平的编程电压vpgm施加到第n字线wln。因此，尽管编程顺序较晚，但是未选第二存储器串ms2的第二沟道区chr2能够充分升压，并且能够最小化编程干扰。
112.图10、图12a和图12b是示出根据本公开的一个实施方式的半导体存储器装置的操作方法的图。图10是电路图，并且图12a和图12b是示出沟道区的升压电平的图。在下文中，将省略与上述内容重复的内容的描述。
113.参照图10，选择要对其执行编程操作的第一存储器串ms1。禁止编程的第二存储器串ms2共享位线bl。第一存储器串ms1和第二存储器串ms2共享源选择线ssl。在下文中，将描述对第n字线wln至第一字线wl1依次执行第二干扰补偿编程操作的情况。
114.图12a涉及所选第一存储器串ms1，并且示出将编程电压vpgm施加到第n字线wln的情况。隔离电压vsp施加到开关字线sw_wl1和sw_wl2，并且截止开关存储器单元。因此，第一沟道区chr1和第二沟道区chr2彼此电隔离。
115.截止源极选择晶体管和开关存储器单元，因此，第一沟道区chr1被浮置。此外，第一沟道区chr1经由通过电压vpass、vpass3，vpass2和vpass1而升压。第三通过电压vpass3的电平可以低于通过电压vpass的电平。因此，可以将第一沟道区chr1升压到低于第一电平lv1的第五电平lv5。因此，能够最小化第一存储器单元至第i存储器单元的通过干扰。在一个实施方式中，第二通过电压vpass2的电平可以高于第一通过电压vpass1，并且可以低于第三通过电压vpass3的电平(vpass1<vpass2<vpass3)。在一个实施方式中，第一通过电压vpass1至第三通过电压vpass3的电平可以低于通过电压vpass的电平，并且可以具有接地电平。
116.电源电压vdd施加到所选第一漏极选择线dsl1，并且导通漏极选择晶体管。因此，第二沟道区chr2电连接到位线bl。第二沟道区chr2的沟道电压可以具有低于第一电平lv1的第二电平lv2。位线bl可以具有接地电平，并且第二电平lv2可以是接地电平。
117.图12b涉及禁止编程的第二存储器串ms2，并且示出将编程电压vpgm施加到第n字线wln的情况。隔离电压vsp施加到第一开关字线sw_wl1和第二开关字线sw_wl2，并且截止
开关存储器单元。因此，第一沟道区chr1和第二沟道区chr2彼此电隔离。
118.截止源极选择晶体管和开关存储器单元，因此，第一沟道区chr1被浮置。此外，第一沟道区chr1经由通过电压vpass、vpass3，vpass2和vpass1而升压。第三通过电压vpass3的电平可以低于通过电压vpass的电平。因此，可以将第一沟道区chr1升压到低于第一电平lv1的第五电平lv5。因此，能够最小化第一存储器单元至第i存储器单元的通过干扰。在一个实施方式中，第二通过电压vpass2的电平可以高于第一通过电压vpass1的电平，并且可以低于第三通过电压vpass3的电平(vpass1<vpass2<vpass3)。在一个实施方式中，第一通过电压vpass1至第三通过电压vpass3的电平可以低于通过电压vpass的电平，并且可以具有接地电平。
119.接地电压施加到未选第二漏极选择线dsl2，并且截止漏极选择晶体管。因此，第二沟道区chr2被浮置。此外，通过施加到第(i 1)字线wli 1至第(n-1)字线wln-1的通过电压vpass1、vpass2和vpass以及施加到第n字线wln的编程电压vpgm使第二沟道区chr2升压。因为由编程电压vpgm引起的升压集中在第二沟道区chr2上，所以可以将第二沟道区chr2升压到高于第一沟道区chr1的电平的电平。第二沟道区chr2可以在与第(i 1)字线wli 1至第(n-1)字线wln-1相对应的部分处具有第三电平lv3。此外，第二沟道区chr2可以在与第n字线wln相对应的部分处具有高于第三电平lv3的第四电平lv4，具有相对较高电平的编程电压vpgm施加到第n字线wln。因此，尽管编程顺序较晚，但是未选第二存储器串ms2的第二沟道区chr2能够充分升压，并且能够最小化编程干扰。
120.图13是示出根据本公开的一个实施方式的存储器系统1000的图。
121.参照图13，存储器系统1000可以包括被配置为存储数据的存储器装置1200和被配置为在存储器装置1200与主机2000之间通信的存储器控制器1100。
122.主机2000可以是将数据存储在存储器系统1000中或者从存储器系统1000获取数据的装置或系统。主机2000可以生成各种操作的请求，并且将所生成的请求输出到存储器系统1000。请求可以包括编程操作的编程请求、读取操作的读取请求和擦除操作的擦除请求等。主机2000可以通过各种接口与存储器系统1000通信，各种接口例如为快速外围组件互连(pci-e)、高级技术附接(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)或快速非易失性存储器(nvme)、通用串行总线(usb)、多媒体卡(mmc)、增强型小型磁盘接口(esdi)和集成驱动电子装置(ide)。
123.主机2000可以包括计算机、便携式数字装置、平板电脑、数码相机、数字音频播放器、电视、无线通信装置和蜂窝电话中的至少一种，但是本公开的实施方式不限于此。
124.存储器控制器1100可以控制存储器系统1000的整体操作。存储器控制器1100可以根据主机2000的请求rq而控制存储器装置1200。存储器控制器1100可以根据主机2000的请求而控制存储器装置1200执行编程操作、读取操作和擦除操作等。另选地，存储器控制器1100可以执行后台操作等以改进存储器系统1000的性能而无需主机2000的任何请求。
125.存储器控制器1100可以将控制信号和数据信号传输到存储器装置1200，以控制存储器装置1200的操作。控制信号和数据信号可以通过不同的输入/输出线路传输到存储器装置1200。数据信号可以包括命令cmd、地址add或数据data。控制信号可以用于区分输入数据信号的时段。
126.存储器装置1200可以在存储器控制器1100的控制下执行编程操作、读取操作和擦
除操作等。存储器装置1200可以实现为在供电中断时存储的数据消失的易失性存储器装置或即使在供电中断时也保留存储的数据的非易失性存储器装置。在一个实施方式中，存储器装置1200可以是上述的半导体装置100，并且可以是闪存存储器装置。
127.当从主机2000请求编程操作时，存储器控制器1100命令存储器装置1200通过使用参照图1至图12b描述的方法来执行编程操作。根据该方法，能够确保编程数据的可靠性。
128.图14是示出根据本公开的一个实施方式的存储器系统30000的图。
129.参照图14，存储器系统30000可以实现为蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置。存储器系统30000可以包括存储器装置2200和能够控制存储器装置2200的操作的存储器控制器2100。
130.存储器控制器2100可以在处理器3100的控制下控制存储器装置2200的数据存取操作，例如编程操作、擦除操作或读取操作等。
131.编程在存储器装置2200中的数据可以在存储控制器2100的控制下通过显示器3200输出。
132.无线电收发机3300可以通过天线ant发送/接收无线电信号。例如，无线电收发机3300可以将通过天线ant接收的无线电信号改变为能够由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发机3300输出的信号，并且将处理的信号传输到存储器控制器2100或显示器3200。存储器控制器2100可以将由处理器3100处理的信号传输到存储器装置2200。此外，无线电收发机3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ant将改变的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或由处理器3100处理的数据的装置，并且可以实现为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得能够通过显示器3200输出从存储器控制器2100输出的数据、从无线电收发机3300输出的数据或从输入装置3400输出的数据。
133.在一些实施方式中，能够控制存储器装置2200的操作的存储器控制器2100可以实现为处理器3100的一部分，或实现为与处理器3100分开的芯片。
134.图15是示出根据本公开的一个实施方式的存储器系统40000的图。
135.参照图15，存储器系统40000可以实现为个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。
136.存储器系统40000可以包括存储器装置2200和能够控制存储器装置2200的数据处理操作的存储器控制器2100。
137.处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300来输出存储在存储器装置2200中的数据。例如，输入装置4200可以实现为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
138.处理器4100可以控制存储器系统40000的整体操作，并且控制存储器控制器2100的操作。在一些实施方式中，能够控制存储器装置2200的操作的存储器控制器2100可以实现为处理器4100的一部分，或实现为与处理器4100分开的芯片。
139.图16是示出根据本公开的一个实施方式的存储器系统50000的图。
140.参照图16，存储器系统50000可以实现为图像处理装置，例如，数码相机、附接有数字相机的移动终端、附接有数字相机的智能电话或附接有数字相机的平板pc。
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