组合QLC编程方法与流程

组合qlc编程方法


背景技术：
技术领域
1.本公开的实施方案总体涉及改进对qlc的模糊-精细写入。
2.相关领域的描述
3.编程或写入数据可需要两个写入阶段：模糊和精细。在模糊-精细编程中，要写入的位不能仅写入一次。相反，数据需要首先通过模糊编程写入，在模糊编程中提供电压脉冲以将当前状态推送到解析度较高状态，但并非完全解析状态。精细编程在模糊编程之后的一个时间点执行，以在完全解析状态下再次写入数据。
4.在模糊-精细编程中，对于双平面设备而言，针对总共128kb传送，具有用于模糊编程的四页传送和用于精细编程的四页传送。模糊状态是不可读的，并且数据需要保护以防可能的电力丢失事件(pli)。另外，模糊-精细编程发生在交错字线序列中，这意味着传输中的数据是128kb可编程单元的五倍或八倍。为了执行模糊-精细编程，可对多个兆字节进行多次编程。为了执行多次编程，需要预留大量数据以便用完全相同的数据执行重复编程。
5.因此，本领域需要改进的模糊-精细编程。


技术实现要素：

6.本公开总体涉及改进的模糊-精细编程。要写入的数据在写入到slc之前最初经过编码器。当正将数据写入slc时，数据还在通过编码器之前经过dram以准备精细写入。要存储在slc中的数据位于存储器设备中的锁存器中，并且然后作为模糊写入而写入到mlc。之后，将已经过编码器的数据精细写入到mlc。编程以交错方式发生，其中slc：模糊写入：精细写入的比为4:1:1。为了确保足够的xor上下文管理，跨多个管芯以及跨多个超级设备的编程交错进行，使得跨64个管芯仅需要四个xor奇偶上下文。
7.在一个实施方案中，数据存储设备包括：一个或多个存储器设备，所述一个或多个存储器设备包括slc存储器和mlc存储器；以及控制器，所述控制器耦接到所述一个或多个存储器设备，所述控制器被配置为：将数据写入到所述slc存储器；将所述数据模糊写入到mlc存储器，其中将所述数据模糊写入到所述mlc存储器包括从所述一个或多个存储器设备中的锁存器检索所述数据，并且将所检索的数据写入到所述mlc存储器；以及将所述数据精细写入到所述mlc存储器。
8.在另一个实施方案中，一种数据存储设备包括：一个或多个存储器设备，所述一个或多个存储器设备各自包括多个管芯，其中每个管芯包括slc存储器和mlc存储器；以及控制器，所述控制器耦接到所述一个或多个存储器设备，所述控制器被配置为：使写入到所述slc存储器、模糊写入到所述mlc存储器以及精细写入到所述mlc存储器交错，其中写入到所述slc存储器与模糊写入到所述mlc存储器与精细写入到所述mlc存储器的比为4:1:1。
9.在另一个实施方案中，一种数据存储设备包括：一个或多个存储器设备，其中每个存储器设备具有多个管芯，其中所述多个管芯被布置成四个串，其中所述一个或多个存储
器设备各自包括slc存储器和mlc存储器；控制器，所述控制器耦接到所述一个或多个存储器设备，所述控制器被配置为：将数据写入到第一组管芯的第一字线上的第一串的所述slc存储器；将数据模糊写入到所述第一组管芯的所述第一字线上的所述第一串的所述mlc存储器；将数据写入到所述第一组管芯的所述第一字线上的第二串的所述slc存储器；将数据模糊写入到所述第一组管芯的所述第一字线上的所述第二串的所述mlc存储器；将数据写入到所述第一组管芯的所述第一字线上的第三串的所述slc存储器；将数据模糊写入到所述第一组管芯的所述第一字线上的所述第三串的所述mlc存储器；将数据写入到不同于所述第一组管芯的第二组管芯的所述第一字线上的所述第一串的所述slc存储器；将数据模糊写入到所述第二组管芯的所述第一字线上的所述第一串的所述mlc存储器；将数据写入到所述第一组管芯的所述第一字线上的第四串的所述slc存储器；以及将数据模糊写入到所述第一组管芯的所述第一字线上的所述第四串的所述mlc存储器。应当理解，写入能够以与以上所论述的次序不同的次序发生。具体地，应当理解，写入次序决定在以精细状态写入之前有多少字线将处于模糊状态。
附图说明
10.因此，通过参考实施方案，可以获得详细理解本公开的上述特征的方式、本公开的更具体描述、上述简要概述，所述实施方案中的一些在附图中示出。然而，应当注意的是，附图仅示出了本公开的典型实施方案并且因此不应视为限制其范围，因为本公开可以允许其他同等有效的实施方案。
11.图1是根据一个实施方案的用于存储数据的系统的示意图。
12.图2a至2c是根据各种实施方案的调度模糊-精细编程的示意图。
13.图3是示出交错的模糊-精细编程的图表。
14.图4a至图4c一起是示出根据一个实施方案的slc：模糊：精细的编程比的示意图。
15.图5a至图5c一起是示出用于单个超级设备的模糊-精细编程的示意图。
16.图6a至图6c一起是示出用于多个超级设备的模糊-精细编程的示意图。
17.为了有助于理解，在可能的情况下，使用相同的参考标号来表示附图中共有的相同元件。可以设想是，在一个实施方案中公开的元件可以有利地用于其他实施方案而无需具体叙述。
具体实施方式
18.在下文中，参考本公开的实施方案。然而，应当理解的是，本公开不限于具体描述的实施方案。相反，思考以下特征和元件的任何组合(无论是否与不同实施方案相关)以实现和实践本公开。此外，尽管本公开的实施方案可以实现优于其他可能解决方案和/或优于现有技术的优点，但是否通过给定实施方案来实现特定优点不是对本公开的限制。因此，以下方面、特征、实施方案和优点仅是说明性的，并且不被认为是所附权利要求书的要素或限制，除非在权利要求书中明确地叙述。同样地，对“本公开”的引用不应当被解释为本文公开的任何发明主题的概括，并且不应当被认为是所附权利要求书的要素或限制，除非在权利要求书中明确地叙述。
19.本公开总体涉及改进的模糊-精细编程。要写入的数据在写入到slc之前最初经过
编码器。当正将数据写入slc时，数据还在通过编码器之前经过dram以准备精细写入。要存储在slc中的数据位于存储器设备中的锁存器中，并且然后作为模糊写入而写入到mlc。之后，将已经过编码器的数据精细写入到mlc。编程以交错方式发生，其中slc：模糊写入：精细写入的比为4:1:1。为了确保足够的xor上下文管理，跨多个管芯以及跨多个超级设备的编程交错进行，使得跨64个管芯仅需要四个xor奇偶上下文。
20.图1是根据一个实施方案的用于存储数据的系统100的示意图。根据一个实施方案的用于存储数据的系统100包括主机设备102和数据存储设备104。主机设备102包括动态随机存取存储器(dram)112。主机设备102可包括宽泛范围的设备，诸如计算机服务器、附网存储(nas)单元、台式计算机、笔记本(即，膝上型)计算机、平板计算机(即，“智能”平板电脑)、机顶盒、电话手机(即，“智能”电话)、电视机、相机、显示设备、数字媒体播放器、视频游戏控制台、视频流设备和汽车应用(即，地图绘制、自主驾驶)。在某些实施方案中，主机设备102包括具有处理单元或能够处理数据的任何形式的硬件的任何设备，所述处理单元或任何形式的硬件包括通用处理单元、专用硬件(诸如专用集成电路(asic))、可配置硬件(诸如现场可编程门阵列(fpga))、或由软件指令、微代码或固件配置的任何其它形式的处理单元。
21.数据存储设备104通过包括在数据存储设备104中的接口106与主机设备102通信。数据存储设备104包括控制器108、缓冲器114和一个或多个存储器设备110。数据存储设备104可以是内部存储驱动器，诸如笔记本硬盘驱动器或台式机硬盘驱动器。数据存储设备104可以是可移动大容量存储设备，诸如但不限于，手持式可移动存储器设备，诸如存储卡(例如，安全数字(sd)卡、微安全数字(micro-sd)卡或多媒体卡(mmc))或通用串行总线(usb)设备。数据存储设备104可采用嵌入在主机设备102中的嵌入式大容量存储设备(诸如esd/emmc嵌入式闪存驱动器)的形式。数据存储设备104还可以是任何其它类型的内部存储设备、可移动存储设备、嵌入式存储设备、外部存储设备或网络存储设备。
22.存储器设备110可以是但不限于内部存储单元或外部存储单元。存储器设备110依赖于半导体存储器芯片，其中数据可被存储为随机存取存储器(ram)、只读存储器(rom)或ram和rom的其它形式。ram用于临时性地存储数据，而rom用于永久性地存储数据。
23.数据存储设备104包括控制器108，该控制器管理数据存储设备104的操作，诸如对存储器设备110的写入以及从存储器设备110的读取。控制器108执行计算机可读程序代码(例如，软件或固件)的可执行指令(本文中称为“指令”)以用于数据的传送。指令可由控制器108的各种部件执行，所述部件诸如处理器、逻辑门、开关、专用集成电路(asic)、可编程逻辑控制器、嵌入式微控制器和控制器108的其它部件。
24.数据存储设备104包括缓冲器114，该缓冲器是物理存储器存储区，用于当数据从一个地方移动到另一个地方(即，从主机设备102移动到存储器设备110)时临时性地存储数据。
25.数据可传送到主机设备102的dram112，或从主机设备102的dram112传送到数据存储设备104。一个数据传送路径可源自主机设备102的dram112，并且通过数据存储设备104的接口106连通到控制器108。然后，数据将经过数据存储设备104的缓冲器114并存储在存储器设备110中。如果数据是写入到slc存储器，则数据被简单地写入。然而，如果数据是写入到mlc(诸如qlc存储器)，则发生模糊-精细的写入过程。应当注意，在整个公开中，写入和编程可以可互换使用。在一个实施方案中，数据首先写入到slc存储器，并且然后移动到mlc
存储器。在另一个实施方案中，所有数据首先写入到slc高速缓存，并且然后移动到qlc以进行顺序写入或非重复写入。在这种情况下，数据到qlc的移动由数据存储设备204调度，以便为来自主机设备102的接下来的写入在slc中创建空闲空间。在另一个实施方案中，重复写入包括主机重写最近写入的lba，其中最近意味着数据仍在slc高速缓存中。在这种情况下，存在三种可能性：将所有数据(包括旧的过时lba)移动到qlc并创建过时“孔穴”；仅移动有效数据，跳过slc中的过时数据；以及如果过时数据的量较高，则压缩slc高速缓存，进行垃圾收集，而不将任何数据移动到qlc。
26.图2a至2c是根据各种实施方案的调度模糊-精细编程的示意图。前端(fe)模块202包括xor引擎204和静态随机存取存储器(sram)206。主机数据可最初递送到fe模块202。数据经过xor引擎204并写入到sram206。xor引擎204在写入sram 206之前生成xor奇偶信息。异或(xor)奇偶信息用于提高用于存储数据的存储设备的可靠性，诸如使得能够对往返于nvm的数据写入失败或数据读取失败进行数据恢复，或者使得能够进行数据恢复以防电力丢失。存储设备可以是图1的数据存储设备104。可通过使用基于存储到存储设备的数据生成或计算的xor奇偶信息来提供可靠性。xor引擎204可生成要写入到sram 206的奇偶流。sram 206可包含其中可写入数据的多个管芯。
27.第二闪存管理器(fm2)模块210包括编码器212、sram 216和解码器214。解码器214可包括低档(lg)解码器和高档(hg)解码器。lg解码器可以实现低功率位翻转算法，诸如低密度奇偶校验(ldpc)算法。lg解码器可用于解码数据并校正位翻转，其中这种数据具有低误码率(ber)。hg解码器可以实现全功率解码和误差校正算法，这些算法可在lg解码器未能解码和校正数据中的位翻转时启动。hg解码器可用于在这种数据具有高ber的情况下校正位翻转。另选地，fm2可用组合的fe-fm单片替换。
28.例如，编码器212和解码器214(包括lg解码器和hg解码器)可以包括处理电路或处理器(具有存储可由处理器执行的计算机可读程序代码(例如，固件)的计算机可读介质)、逻辑电路、专用集成电路(asic)、可编程逻辑控制器、嵌入式微控制器、它们的组合，等等。在一些示例中，编码器212和解码器214与存储控制器分开，并且在其它示例中，编码器212和解码器214嵌入在存储控制器中或是存储控制器的一部分。在一些示例中，lg解码器是硬化电路，诸如逻辑电路、asic等等。在一些示例中，hg解码器可以是软解码器(例如，由处理器实现)。数据可在解码器214处解码之后写入到sram 216。sram 216处的数据可进一步递送到编码器212，如以下所论述。
29.存储器设备可以是nand存储器设备。存储器设备220可包括slc222和mlc 224。应当理解，本文所论述的实施方案适用于任何多级单元，诸如mlc、tlc或qlc。mlc只是示例性的。slc 222、mlc、tlc、qlc和plc根据存储器单元可接受的位数来命名。例如，slc可接受每个存储器单元一位，并且qlc可接受每个存储器单元四位。每个位在存储设备上寄存为1或0。另外，虽然slc存储器被例示为存储器设备，但是还设想slc存储器可用2位单元或mlc存储器设备替换。
30.图2a是根据一个实施方案的模糊-精细写入过程的示意图。将主机数据馈送到fe模块202。主机数据通过xor引擎204发送，并且生成xor奇偶信息。然后，数据在fe模块202处写入到sram 206。在fm2模块210处，数据从sram 206沿着流1递送到编码器212。然后，数据沿着流2写入到存储器设备220的slc 222。为了继续进行对mlc 224的模糊-精细写入，从
slc 222读取数据，并且然后在fm2模块210的解码器214处沿着流3进行解码。然后，解码的数据在流4中写入到fm2模块210的sram 216。然后，数据通过编码器212沿着流5发送以用于编码。在fm2模块210的编码器212处对来自fm2模块210的sram 216的数据进行编码之后，模糊写入沿着流6发生。模糊写入是从fm2模块210的编码器212到存储器设备220的mlc 224的初始写入。为了继续进行精细写入，数据随后从slc 222读取并沿着流7递送到解码器214。在解码后，数据随后沿着流8写入sram中，并且然后沿着流9递送到编码器212以用于编码。然后，现在编码的数据沿着流10精细写入到mlc 224。
31.根据图2a中提及的实施方案，可能不存在dram总线通信量。此外，slc和mlc编程可以是解耦的。模糊-精细写入过程可包含具有直接写入热/冷分拣支持的多流。然而，总线通信量可以更高。
32.图2b是根据另一个实施方案的模糊-精细写入过程的示意图。将主机数据递送到fe模块202。主机数据经过xor引擎204，并且生成xor奇偶信息。然后，数据在fe模块202处写入到sram 206。然后，数据从fe模块处的sram 206沿着流1传送到编码器212。一旦数据被编码，数据就沿着流2写入到slc 222。在沿着流1将数据传送到编码器212的同时，数据沿着流3传送到dram 230。模糊-精细写入过程涉及首先将写入的数据发送到dram 230，并且然后沿着流4发送到编码器212以用于编码。然后，编码的数据沿着流5模糊写入到mlc。之后，数据再次从dram 230沿着流6发送到编码器212以用于编码。在编码后，数据沿着流7精细写入到mlc 224。模糊写入步骤将数据从dram 230传送到编码器212并将数据写入到mlc 224。精细写入步骤发生在模糊写入步骤之后。精细写入步骤将数据从dram 230传送到编码器212并将数据写入到mlc 224。由于缓冲器限制，slc和mlc程序可在顺序写入过程中发生。
33.图2c是根据另一个实施方案的模糊-精细写入过程的示意图。将主机数据递送到fe模块202。主机数据经过xor引擎204，并且生成xor奇偶信息。然后，数据在fe模块202处写入到sram 206。然后，数据从fe模块处的sram 206沿着流1传送到编码器212，并且然后沿着流2写入到slc 222。模糊写入步骤将数据从slc 222写入到mlc 224。更具体地，从slc 222读取数据，并且然后沿着流3模糊写入到mlc 224。在将数据发送到编码器212的同时，数据沿着流4从fe模块202的sram 206传送到dram 230。精细写入步骤涉及将数据连同xor数据一起从dram 230沿着流5发送到编码器212，并且然后将编码的数据沿着流6模糊写入到mlc 224。数据路径使用nand数据锁存器来在slc程序与模糊程序之间对数据划分阶段，使得单次4页数据传送可用于slc程序和模糊mlc程序。在原始精细写入被损坏的情况下，也可在模糊写入之后发生从slc 222到mlc 224的精细写入。由于缓冲器限制，slc和mlc编程可在顺序写入过程中发生。
34.图3是示出交错的模糊-精细编程的图表。应当理解，本公开并不限于图3中例示的交错的模糊-精细编程，而是还设想了其它序列。更具体地，为了执行模糊-精细编程，不能背对背地发生沿着特定串的字线的模糊编程。如图3中所示，为了正确地模糊-精细写入到串0处的字线0，若干附加写入需要发生在模糊写入到字线0，串0与精细写入到字线0，串0之间。模糊-精细写入过程如下进行。
35.最初，数据模糊写入到字线0，串0。然后，数据模糊写入到字线0，串1。之后，数据模糊写入到字线0，串2。然后，数据模糊写入到字线0，串3。之后，数据模糊写入到字线1，串0。现在，最后数据可以精细写入到字线0，串0。图3中的箭头示出模糊-精细写入过程中的写入
路径。基本上，为了正确地模糊-精细写入数据，最初将数据模糊写入到特定数据位置。然后，发生对相同字线、但在不同串处的三次附加的模糊数据写入。第四次模糊写入发生在沿着特定数据位置的相同串的相邻字线中。只有在第四次模糊写入到相邻字线和相同串之后，才可执行精细写入到原始字线和原始串(即，原始数据位置)。总之，四次附加的模糊写入发生在精细写入之前。
36.图4a至图4c一起是示出根据一个实施方案的slc：模糊：精细的编程比的示意图。一般来讲，slc编程显著快于模糊和精细mlc(或者tlc或qlc)程序(即，差值约10倍)。通过使对驱动器的写入交错(例如，利用单次4页数据传送)，总体传送可更一致，具有很少甚至没有性能损失，并且不用调节数据传送的速率(例如，减慢主机传送以人为地使驱动器具有更一致的性能)。(x)slc:(y)模糊程序：(z)精细程序的比通常应当尽可能地接近4*tprog
slc
:tprog
模糊
:tprog
精细
，其中值4反映slc与qlc之间1:4的密度差。该原理可应用于nand模式的不同混合，诸如mlc和tlc。
37.图4a至图4c示出具有各自包括96个管芯的三个有源超级设备的驱动器中的交错原理。在每个超级设备内，数据可写入到各种字线、串和模糊/精细编程，这可类似于图3中概述的过程。此外，对于对slc的每四次写入(即，4页数据传送)(由与模糊写入相邻的相关联的小竖线表示)，存在对qlc的一次模糊写入或对qlc的一次精细写入。为了确保平稳的2gb/s写入性能，应当每1.5ms写入2mb的slc数据。
38.图5a至图5c一起是示出用于单个超级设备的模糊-精细编程的示意图。对于每个字线，可针对每个模糊程序生成128kb的xor上下文并将其写入到dram。图5展示共享有限数量的奇偶上下文以在超级设备中实现不同程序类型的交错调度的原理。有限数量的奇偶上下文是指值为4，该值是slc与qlc之间1:4的密度差。每个奇偶组是指超级wl，该超级wl是所有设备中相同的wl串中的所有数据的单位。图5可以是指图3中的方法以展示用于对超级设备进行slc/模糊-精细编程的方法。在字线中的串满容量之后，由xor引擎生成xor数据，并且然后xor引擎可用于为下一个完成的字线生成xor奇偶数据。类似于图4，slc-模糊-精细写入的交错以及4:1:1的写入比例导致四个xor生成器足以通过使xor生成器的可用性交错来提供所需的奇偶数据。
39.图6a至图6c一起是示出用于多个超级设备的模糊-精细编程的示意图。从每个模糊程序生成的xor上下文对于其自身的超级设备来说是独有的(即，在超级设备之间不存在xor关系)。在开始串0上的slc/模糊写入序列(即，初始写入)之前，可能需要最小时间间隙。时间间隙可以使主机写入性能更一致。然而，最小时间间隙可取决于驱动器容量。此外，为了确保平稳的性能，管芯上的slc程序不应在超级设备内重叠。为了确保平稳的2gb/s写入性能，应当每1.5ms写入2mb的slc数据。slc程序的重叠可造成性能瓶颈。数据写入的优先级给予已经被使用的wl，使得slc写入可以不重叠。
40.精细数据传送发生在约400μs至约500μs之间(使用400mt/s的tm总线)。此外，每2mb的slc传送/编程可存在一次精细数据传送。qlc精细数据写入可以不重叠。为了确定在另一次精细数据传送之前发生了哪一次精细数据传送，可使用串号。一般来讲，较低的串号将在较高的串号之前传送。在qlc精细数据传送之间，可发生slc写入以便保持更一致的主机性能。
41.4页传送限制是指单个超级设备可能需要的4个xor上下文。一般来讲，要编程的下
一组slc/模糊管芯由循环法确定。总之，实施方案中概述的slc写入、模糊写入和精细写入可显著减少通过nand总线和dram总线的数据传送。减少的数据传送可改进主机写入性能并可降低设备功率消耗。
42.在一个实施方案中，数据存储设备包括：一个或多个存储器设备，所述一个或多个存储器设备包括slc存储器和mlc存储器；以及控制器，所述控制器耦接到所述一个或多个存储器设备，所述控制器被配置为：将数据写入到所述slc存储器；将所述数据模糊写入到mlc存储器，其中将所述数据模糊写入到所述mlc存储器包括从所述一个或多个存储器设备中的锁存器检索所述数据，并且将所检索的数据写入到所述mlc存储器；以及将所述数据精细写入到所述mlc存储器。精细写入到所述mlc存储器的所述数据不经过所述slc存储器。精细写入到所述mlc存储器的所述数据在精细写入在所述mlc存储器中之前经过dram和编码器。写入到所述slc存储器的所述数据经过编码器。写入到所述slc存储器的所述数据不经过精细写入到所述mlc存储器的所述数据所经过的所述dram。模糊写入到所述mlc存储器的所述数据不经过精细写入到所述mlc存储器的所述数据所经过的所述dram。单次四页传送用于将所述数据写入到所述slc存储器和将所述数据模糊写入到所述mlc存储器两者。
43.在另一个实施方案中，一种数据存储设备包括：一个或多个存储器设备，所述一个或多个存储器设备各自包括多个管芯，其中每个管芯包括slc存储器和mlc存储器；以及控制器，所述控制器耦接到所述一个或多个存储器设备，所述控制器被配置为：使写入到所述slc存储器、模糊写入到所述mlc存储器以及精细写入到所述mlc存储器交错，其中写入到所述slc存储器与模糊写入到所述mlc存储器与精细写入到所述mlc存储器的比为4:1:1。对于所述一个或多个存储器设备中的给定存储器设备，写入到所述slc存储器一次仅发生在一条字线上。在多条字线的情况下，模糊写入到所述mlc存储器同时发生。对于不同的管芯，模糊写入同时发生。对于相同的串，模糊写入同时发生。所述mlc存储器是qlc存储器。所述控制器被配置为将数据写入到所述一个或多个存储器设备中的至少第一存储器设备的所述slc存储器，同时将数据模糊写入到所述一个或多个存储器设备中的第二存储器设备的所述mlc存储器，并且同时将数据精细写入到所述一个或多个存储器设备中的至少第三存储器设备的所述mlc存储器。
44.在另一个实施方案中，一种数据存储设备包括：一个或多个存储器设备，其中每个存储器设备具有多个管芯，其中所述多个管芯被布置成四个串，其中所述一个或多个存储器设备各自包括slc存储器和mlc存储器；控制器，所述控制器耦接到所述一个或多个存储器设备，所述控制器被配置为：将数据写入到第一组管芯的第一字线上的第一串的所述slc存储器；将数据模糊写入到所述第一组管芯的所述第一字线上的所述第一串的所述mlc存储器；将数据写入到所述第一组管芯的所述第一字线上的第二串的所述slc存储器；将数据模糊写入到所述第一组管芯的所述第一字线上的所述第二串的所述mlc存储器；将数据写入到所述第一组管芯的所述第一字线上的第三串的所述slc存储器；将数据模糊写入到所述第一组管芯的所述第一字线上的所述第三串的所述mlc存储器；将数据写入到不同于所述第一组管芯的第二组管芯的所述第一字线上的所述第一串的所述slc存储器；将数据模糊写入到所述第二组管芯的所述第一字线上的所述第一串的所述mlc存储器；将数据写入到所述第一组管芯的所述第一字线上的第四串的所述slc存储器；以及将数据模糊写入到所述第一组管芯的所述第一字线上的所述第四串的所述mlc存储器。将数据写入到所述第
二组管芯的所述第一字线上的所述第一串的所述slc存储器与将数据模糊写入到所述第一组管芯的所述第一字线上的所述第三串的所述mlc存储器同时发生。所述控制器进一步被配置为：将数据写入到所述第二组管芯的所述第一字线上的所述第二串的所述slc存储器；将数据模糊写入到所述第二组管芯的所述第一字线上的所述第二串的所述mlc存储器；以及将数据精细写入到所述第一组管芯的与所述第一字线和所述第二字线不同的字线的所述第一串的所述mlc存储器。所述一个或多个存储器设备各自具有四个xor奇偶上下文。所述一个或多个存储器设备包括两个存储器设备，并且其中写入到所述slc存储器是跨所述两个存储器设备交错的。在开始所述两个存储器设备中的第一存储器设备中的串上的slc写入与开始所述两个存储器设备中的第二存储器设备中的串上的slc写入之间存在时间间隙。
45.通过将已存储在存储器设备中的锁存器中的数据模糊写入在mlc中，发生改进的模糊-精细编程。另外，通过以4:1:1的比以交错的方式进行编程，发生有效的xor上下文管理。
46.虽然前述内容针对本公开的实施方案，但是可以在不脱离本公开的基本范围的情况下设想本公开的其他和另外的实施方案，并且本公开的范围由所附权利要求书确定。