存储系统、存储器件、预驱动器及预驱动器的控制方法与流程

1.本技术涉及存储器，还涉及一种控制存储器数据信号占空比的装置存储系统、存储器件、预驱动器及预驱动器的控制方法。


背景技术：

2.存储器中包括有时序逻辑电路。nand闪存(not and flash)作为一种非易失性存储器，具有容量大、读写速度快、功耗低的特点。双数据速率(double data rate，简称ddr)作为一种存储器的数据传输方式，在nand闪存中得到广泛的应用。
3.当ddr存储器处于操作状态时，将数据输入信号(din信号)输入至预驱动器(pre driver，简称pre_drv)，以提高数据输入信号的上拉(pull up)和下拉(pull down)速度。
4.然而，预驱动器的漏电流通常较大。因此，可在预驱动器的每一级电路中串联具有较小漏电流的开关元件，通过门控(power gating)信号控制所述开关元件的导通和截止。当预驱动器处于工作状态时，使所述开关元件导通；当预驱动器处于非工作，即待机(standby)状态时，使所述开关元件截止，此时电路的最大漏电流取决于开关元件的漏电流，从而能够减少在待机状态下的漏电流。
5.虽然通过以上方法消除了一部分电流泄漏，但是当数据输入信号经过预驱动器变成数据输出信号(dq)之后，数据输出信号的上升沿的上升速度和下降沿的下降速度不相同的缺陷，导致数据输出信号的占空比过大或过小。


技术实现要素：

6.本技术的目的在于，提供一种预驱动器及其控制方法，以改善现有技术中数据输出信号的上升沿和下降沿速度不平衡的缺陷。
7.为了实现本技术的目的，提供一种预驱动器，包括：多级信号增强单元，用于接收数据输入信号，多个所述信号增强单元级联，前一级所述信号增强单元的输出信号作为后一级所述信号增强单元的输入信号；多级电阻调节单元，其中每一级所述电阻调节单元与每一级所述信号增强单元串联连接，并且每一对相互串联连接的所述电阻调节单元和所述信号增强单元位于电源端与接地端之间，每一级所述电阻调节单元用于接收门控信号和控制信号，并且用于接收所述门控信号和所述控制信号，并调节所述电阻调节单元的等效电阻。
8.根据本技术一实施例，所述信号增强单元为反相器。
9.根据本技术一实施例，所述反相器包括第一晶体管和第二晶体管，其中，所述第一晶体管的栅极端与所述第二晶体管的栅极端连接，以接收所述数据输入信号，所述第一晶体管的第一端与所述电源端连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，以输出经反相的所述数据输入信号，以及所述第二晶体管的第二端与所述电阻调节单元连接。
10.根据本技术一实施例，所述第一晶体管为pmos晶体管，所述第一晶体管的第一端
为源极端、第二端为漏极端；所述第二晶体管为nmos晶体管，所述第二晶体管的第一端为源极端、第二端为漏极端。
11.根据本技术一实施例，所述多级电阻调节单元，用于共同接收同一门控信号。
12.根据本技术一实施例，每一级所述电阻调节单元包括第三晶体管和第四晶体管，其中，所述第三晶体管的栅极端，用于接收所述门控信号，所述第四晶体管的栅极端，用于接收所述控制信号，以及所述第三晶体管的第一端和所述第四晶体管的第一端共同连接至所述信号增强单元，所述第三晶体管的第二端和所述第四晶体管的第二端共同连接至所述接地端。
13.根据本技术一实施例，所述第三晶体管和所述第四晶体管均为nmos晶体管，所述第三晶体管的第一端为源极端、第二端为漏极端，所述第四晶体管的第一端为源极端、第二端为漏极端。
14.根据本技术一实施例，所述第一晶体管和所述第二晶体管具有相同的第一导通电阻值；所述第三晶体管和所述第四晶体管具有相同的第二导通电阻值；以及所述第一导通电阻值大于所述第二导通电阻值。
15.根据本技术一实施例，所述信号增强单元的数量大于等于所述电阻调节单元的数量。
16.根据本技术一实施例，每一级所述电阻调节单元，分别用于接收独立的控制信号。
17.根据本技术一实施例，奇数序号的电阻调节单元，用于接收第一子控制信号；以及偶数序号的电阻调节单元，用于接收第二子控制信号，其中所述第一子控制信号和所述第二子控制信号彼此独立。
18.为了实现本技术的目的，提供一种预驱动器的控制方法，其中所述存储器包括本技术实施例的预驱动器，该方法包括：当所述存储器处于操作状态时，获取所述数据输入信号的占空比；比较所述占空比和预设占空比；以及根据比较结果，调整所述控制信号。
19.根据本技术一实施例，当所述占空比大于预设占空比时，位于偶数序列的控制信号提供导通信号，以降低对应所述电阻调节单元的等效电阻，从而减慢所述数据输入信号的下降沿。
20.根据本技术一实施例，当所述占空比大于预设占空比时，位于奇数序列的控制信号提供截止信号。
21.根据本技术一实施例，当所述占空比小于预设占空比时，位于奇数序列的控制信号提供导通信号，以降低对应所述电阻调节单元的等效电阻，从而加快所述数据输入信号的下降沿。
22.根据本技术一实施例，当所述占空比小于预设占空比时，位于偶数序列的控制信号提供截止信号。
23.根据本技术一实施例，当所述占空比等于预设占空比时，所有控制信号提供导通信号。
24.根据本技术一实施例，所述预设占空比为大于等于45％，小于等于55％的数值；或者所述预设占空比为大于等于45％，小于等于55％的范围值。
25.根据本技术一实施例，所述存储器采用双数据速率三传输标准或者双数据速率四传输标准。
26.为了实现本技术的目的，提供一种存储器件，包括存储阵列和上述任意实施例所述的预驱动器。
27.为了实现本技术的目的，提供一种存储系统，包括存储器件和控制器，所述存储器件包括存储阵列和上述任意实施例所述的预驱动器。
28.根据本技术一实施例预驱动器，通过调整输入至电阻调节单元的控制信号，调整数据输入信号下降沿。因此当数据输出信号的下降沿的下降速度，与上升沿的上述速度相比，过快或者过慢，从而导致信号的占空比过大或者过小时，通过调整下降沿来平衡数据输出信号的下降速度和上升速度，，进而使得数据输出信号的占空比维持在预定的范围内。
29.根据本技术一实施例预驱动器的控制方法，根据占空比与预设占空比的比较结果，通过调整控制信号来调整数据输入信号的下降沿。因此当数据输出信号的下降沿的下降速度，与上升沿的上述速度相比，过快或者过慢，从而导致信号的占空比过大或者过小时，通过调整下降沿来平衡数据输出信号的下降速度和上升速度，，进而使得数据输出信号的占空比维持在预定的范围内
附图说明
30.图1为本技术一实施例预驱动器的模块示意图。
31.图2为本技术另一实施例预驱动器的模块示意图。
32.图3为本技术另一实施例预驱动器的工作时序示意图。
33.图4为本技术一实施例预驱动器的控制方法的流程示意图。
34.图5为本技术一实施例的存储系统的框架示意图。
具体实施方式
35.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
36.在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本技术中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
37.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
38.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明
确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
39.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本技术。
40.图1为本技术一实施例预驱动器的模块示意图。如图1所示，本技术一实施例预驱动器100，可以包括：多级信号增强单元和多级电阻调节单元。
41.其中，多级(stage)信号增强单元可以包括：第一信号增强单元101(1)
……
第n信号增强单元101(n)，并且第一信号增强单元101(1)
……
第n信号增强单元101(n)依次串联，n为大于等于2的自然数。其中，第一信号增强单元101(1)输入有数据输入信号din。
42.其中，多级(stage)电阻调节单元可以包括：第一电阻调节单元102(1)
……
第n电阻调节单元102(n)，n为大于等于2的自然数。其中，每一级电阻调节单元与对应的信号增强单元串联，具体地第一信号增强单元101(1)与第一电阻调节单元102(1)串联；依次地第n信号增强单元101(n)与第n电阻调节单元102(n)串联。其中，第一电阻调节单元102(1)输入有门控信号en_pg和控制信号trim(1)，相应地第n电阻调节单元102(n)输入有门控信号en_pg和控制信号trim(n)，以调节所述电阻调节单元的等效电阻。
43.在本技术一实施例预驱动器中，数据输出信号为dq信号，即从存储器的控制器向存储器的存储单元传输的信号。
44.根据本技术一实施例预驱动器，通过调整输入至电阻调节单元的控制信号，调整数据输入信号下降沿。因此当数据输出信号的下降沿的下降速度，与上升沿的上述速度相比，过快或者过慢，从而导致信号的占空比过大或者过小时，通过调整下降沿来平衡数据输出信号的下降速度和上升速度，进而使得数据输出信号的占空比维持在预定的范围内。
45.在本技术一实施例预驱动器中，虽然信号增强单元和电阻调节单元的数量均为n个，但是本实施例并不限于此。具体地，信号增强单元的数量可以大于等于电阻调节单元的数量。。
46.在本技术一实施例预驱动器中，每一级信号增强单元可以为反相器。
47.图2为本技术另一实施例预驱动器的模块示意图。如图2所示，本技术一实施例预驱动器200，可以包括：输入有数据输入信号din的信号增强单元201，和输入有门控信号en_pg和所述控制信号的电阻调节单元202。
48.信号增强单元201可以为反相器，具体地可以包括：第一晶体管t1和第二晶体管t2。其中，第一晶体管t1可以为p型晶体管；第二晶体管t2可以为n型晶体管。另外，所述第一晶体管t1和所述第二晶体管t2的电阻值可以相同。
49.其中，所述第一晶体管t1的栅极与所述数据输入信号din连接，源极与电源信号连接，漏极与所述第二晶体管t2的漏极连接。
50.其中，所述第二晶体管t2的与所述数据输入信号连接，漏极与所述第一晶体管t1的漏极连接，源极与所述电阻调节单元连接202。
51.电阻调节单元202可以包括：第三晶体管t3和第四晶体管t4。其中，所述第三晶体管t3和所述第四晶体管t4均为n型晶体管。其中，所述第三晶体管t3和所述第四晶体管t4的电阻值相同。
52.在本技术另一实施例预驱动器中，所述第一晶体管t1的电阻值大于所述第三晶体
管t3的电阻值。
53.根据本技术另一实施例预驱动器，当存储器处于待机状态时，门控信号为低电平信号，第三晶体管导通。此时，电路的漏电流根据第三晶体管而确定，即通过导通电阻值比第一晶体管的导通电阻值更小的第三晶体管，有效地减小电路的漏电流。
54.其中，所述第三晶体管t3的栅极与所述门控信号en_pg连接，漏极与第二晶体管t2的源极连接，源极与接地信号连接。
55.其中，所述第四晶体管t4的栅极与所述控制信号trim<0>连接，漏极与第二晶体管t2的漏极连接，源极与所述接地信号连接。
56.在本技术另一实施例预驱动器中，虽然信号增强单元和电阻调节单元的数量均为4个，但是本实施例并不限于此。具体地，信号增强单元的数量可以大于等于电阻调节单元的数量。
57.在本技术另一实施例预驱动器中，每一级电阻调节单元，分别输入有独立控制的控制信号。具体地，第一个电阻调节单元可以输入第1号控制信号trim<1>；第二个电阻调节单元可以输入第2号控制信号trim<2>；第三个电阻调节单元可以输入第3号控制信号trim<3>；第四个电阻调节单元可以输入第4号控制信号trim<4>，以此类推。
58.根据本技术另一实施例预驱动器，通过独立控制的控制信号，能够自由地控制连接到电路上的反相器的数量，从而可以更有效地、灵活地调整数据输入信号din的下降沿，进而有效地控制占空比。
59.在本技术另一实施例预驱动器中，奇数序号的电阻调节单元，输入有第一子控制信号；偶数序号的电阻调节单元，输入有第二子控制信号。具体地，第一个电阻调节单元和第三个电阻调节单元可以输入第一子控制信号；第二个电阻调节单元和第四个电阻调节单元可以输入第二子控制信号。其中所述第一子控制信号和所述第二子控制信号独立控制。
60.根据本技术另一实施例预驱动器，由于第一子控制信号能够控制所有奇数序号的电阻调节单元，第二子控制信号能够控制所有偶数序号的电阻调节单元，因此通过独立控制的两个控制信号调整数据输入信号din的下降沿，从而有效地提高了控制效率。
61.图3为本技术另一实施例预驱动器的工作时序示意图。
62.以图2中示出的电路为例，首先参照图2和图3说明信号trim<1>至trim<4>均维持低电平，从而各级电阻调节单元中的第四晶体管均截止的情况。此时，各级电阻调节单元不具有电阻调节作用，不对数据输出信号dq的占空比进行调节。
63.具体来说，在t1时间段，数据输入信号din为高电平，此时第一级信号增强单元中的第一晶体管t1截止且第二晶体管t2导通，高电平信号en_pg使得第一级电阻调节单元中的第三晶体管t3导通，因此节点a处输出的信号d
a
变为低电平。在外接负载的等效电容c固定的情况下，根据时间常数τ的计算公式τ＝r
×
c可知，此处信号d
a
的下降沿的下降时间由电阻r确定，此时电阻r1＝r
t2
r
t3
，即第二晶体管t2和第三晶体管t3的导通电阻之和。相应地，在d
a
为低电平的情况下，第二级信号增强单元中的第一晶体管t1’导通且第二晶体管t2’截止，因此节点b处输出的信号d
b
变为高电平。此处信号d
b
的上升沿的上升时间由第二级信号增强单元中的第一晶体管t1’的导通电阻r
t1’确定。
64.在t2时间段，数据输入信号din为低电平，此时第一晶体管t1导通且第二晶体管t2截止，因此节点a处输出的信号d
a
变为高电平。此处信号d
a
的上升沿的上升时间由第一晶体
管t1的导通电阻r
t1
确定。相应地，在d
a
为高电平的情况下，第二级信号增强单元中的第一晶体管t1’截止且第二晶体管t2’导通，高电平信号en_pg使得第二级电阻调节单元中的第三晶体管t3’导通，因此节点b处输出的信号d
b
变为低电平。此处信号d
b
的下降沿的下降时间由电阻r2确定，r2＝r
t2’ r
t3’，即t2’和t3’的导通电阻之和。
65.其他各级信号增强单元和电阻调节单元具有类似的工作原理，在此省略其详细描述。
66.以下继续参照图2和图3对于通过各级电阻调节单元对数据输出信号dq的占空比进行调节的工作原理进行说明。
67.当占空比小于预设占空比时，参见t1时间段信号d
a
的波形图，可通过加快信号d
a
下降沿的下降速度来提高占空比。具体来说，此时信号trim<1>为第一级电阻调节单元中的第四晶体管t4提供导通信号，使得第四晶体管t4与第三晶体管t3同时导通。在这种情况下，用于确定信号d
a
的下降沿的下降时间的电阻r1’变小，即，r1’＝r
t2
(r
t3
*r
t4
)/(r
t3
r
t4
)。由此，时间常数τ变小，导致信号d
a
的下降沿的下降时间减小，从而使得占空比提高。类似地，其他奇数序列的控制信号trim均提供导通信号，以提高占空比。
68.基于类似的理由，当占空比大于预设占空比时，位于偶数序列的控制信号提供导通信号，以降低对应所述电阻调节单元的等效电阻，从而减慢所述数据输入信号的下降沿，使得占空比降低。
69.可以理解的是，图3中给出的各信号的时序图仅为示例性的，本领域技术人员可基于本发明的构思选择不同的信号。
70.图4为本技术一实施例预驱动器的控制方法的流程示意图。如图4所示，本技术一实施例预驱动器的控制方法可以包括：
71.步骤401，当所述存储器处于操作状态时，检测所述数据输入信号的占空比；
72.步骤402，比较所述占空比和预设占空比；以及
73.步骤403，根据比较结果，调整所述控制信号。
74.在本技术一实施例预驱动器的控制方法中，主要基于本技术一实施例预驱动器和本技术另一实施例预驱动器来进行详细说明，因此不再赘述与预驱动器相关的内容。
75.根据本技术一实施例预驱动器的控制方法，根据占空比与预设占空比的比较结果，通过调整控制信号来调整数据输入信号的下降沿。因此当数据输出信号的下降沿的下降速度，与上升沿的上述速度相比，过快或者过慢，从而导致信号的占空比过大或者过小时，通过调整下降沿来平衡数据输出信号的下降速度和上升速度，进而使得数据输出信号的占空比维持在预定的范围内
76.在本技术一实施例预驱动器的控制方法中，当所述占空比大于预设占空比时，位于偶数序列的控制信号提供导通信号，以减慢所述数据输入信号的下降沿。
77.在本技术一实施例预驱动器的控制方法中，当所述占空比大于预设占空比时，位于奇数序列的控制信号提供截止信号。
78.根据本技术一实施例预驱动器的控制方法，通过控制位于偶数序列的控制信号以导通相应的晶体管来减慢所述数据输入信号的下降沿，从而有效地提高了数据传输效率。
79.在本技术一实施例预驱动器的控制方法中，当所述占空比小于预设占空比时，位于奇数序列的控制信号提供导通信号，以加快所述数据输入信号的下降沿。
80.在本技术一实施例预驱动器的控制方法中，当所述占空比小于预设占空比时，位于偶数序列的控制信号提供截止信号。
81.根据本技术一实施例预驱动器的控制方法，通过控制位于奇数序列的控制信号以导通相应的晶体管来加快所述数据输入信号的下降沿，从而有效地提高了数据传输效率。
82.在本技术一实施例预驱动器的控制方法中，当所述占空比等于预设占空比时，所有控制信号提供导通信号。
83.在本技术一实施例预驱动器的控制方法中，所述预设占空比可以为大于等于45％，小于等于55％的数值。例如所述预设占空比可以为49％，50％，或者51％。
84.在本技术一实施例预驱动器的控制方法中，所述预设占空比可以为或者可以为大于等于45％，小于等于55％的范围值。例如所述预设占空比可以为45％
‑
55％的范围值，46％
‑
54％的范围值，或者49％
‑
51％的范围值。此时，如果占空比小于范围值的最小值，或者占空比大于范围值的最大值，则按照上面所述的方法进行调整；如果占空比落入范围值，即占空比大于等于范围值的最小值，小于等于范围值的最大值，则所有控制信号提供导通信号，即不进行调整。
85.在本技术一实施例预驱动器的控制方法中，所述存储器采用双数据速率三(ddr3)传输标准。
86.根据本技术一实施例预驱动器的控制方法，由于ddr3传输标准存在匹配不当(mismatch)而导致的占空比损失的缺陷，因此将本技术实施例的预驱动器及方法应用到ddr3存储器时，可以提前补偿因匹配不当而导致的占空比损失，从而有效地提高了ddr3存储器工作效率。
87.在本技术一实施例预驱动器的控制方法中，所述存储器采用双数据速率四(ddr4)传输标准。
88.根据本技术一实施例预驱动器的控制方法，由于在ddr4传输标准中上升沿的电阻值大于下降沿的电阻值，从而导致了占空比不平衡的缺陷，因此将本技术实施例的预驱动器及方法应用到ddr4存储器时，通过在电路内部提前补偿占空比以使占空比保持平衡，从而提高了ddr4存储器工作效率。
89.本技术一实施例还提供一种存储器件，包括存储阵列和外围电路，所述存储器件还包括参考图1
‑
图3进行说明的预驱动器。由于在上面的文字描述中已经详细说明了预驱动器的结构以及工作原理，因此不再赘述。
90.本技术一实施例还提供一种存储系统，包括存储器件和控制器，所述存储器件包括存储阵列和外围电路，所述存储器件还包括参考图1
‑
图3进行说明的预驱动器。由于在上面的文字描述中已经详细说明了预驱动器的结构以及工作原理，因此不再赘述。
91.图5为本技术一实施例的存储系统的框架示意图。如图5所示，存储系统1000包括存储器件和控制器1003。其中，存储器件包括：存储阵列1001和外围电路1002。其中，外围电路1002进一步包括预驱动器10021。
92.存储器件可包含上文中任意实施方式的所描述的、相同的预驱动器，本技术对此不再赘述。
93.控制器1003可通过通道ch控制存储器件，并且存储器件可响应于来自主机2000的请求基于控制器1003的控制而执行操作。存储器件可通过通道ch从控制器1003接收命令和
地址并且访问响应于该地址而从存储阵列中选择的区域。换言之，存储器件可对由地址选择的区域执行与命令相对应的内部操作。更具体地，控制器1003通过通道ch发送执行上文中任意实施方式的所描述的预驱动器10021的控制方法的命令以及地址，使存储器件执行该控制方法。
94.如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。