主字线驱动器及其半导体存储装置的制作方法

本申请涉及半导体存储技术，尤其涉及一种主字线驱动器及其半导体存储装置。

背景技术：

金属-绝缘体-半导体(metaloxidesemiconductor，简称mos)管是一种常见的元件，被广泛应用在半导体存储装置中。例如半导体存储装置中设置的主字线驱动器(mainwordlinedriver，简称mwd)就包含有mos管。

具体的，主字线驱动器包括控制模块和输出模块(包含mos管)，其中控制模块包含用于解析输入至主字线驱动器的信号的控制器、还包括反相器和保持器。该控制器对输入至主字线驱动器的信号进行解析后生成驱动信号至该反相器和保持器所在的模块。该反相器和该保持器所在的模块对该驱动信号进行处理后生成又一个驱动信号至该输出模块，该输出模块对该驱动信号进行处理后输出主字线选择信号至主字线。即，主字线直接与输出模块连接。

在半导体存储装置的设计中，控制模块和输出模块的位置排布，或者说主字线驱动器的空间利用率直接影响主字线驱动器的性能，进而影响到基于该主字线驱动器制造的半导体存储器的性能。因此，如何对主字线驱动器中控制模块和输出区的排布进行合理设计，以提高主字线驱动器和其半导体存储器的性能，已经成为研究的重点。

技术实现要素：

本申请提供一种主字线驱动器及其半导体存储装置，用以合理设计和排布主字线驱动器中的控制模块和输出区，以提高主字线驱动器和其半导体存储器的性能。

一方面，本申请提供一种主字线驱动器，包括输出模块和控制模块，其中：

所述输出模块包括：

第一pmos输出区；

第二pmos输出区，沿第一方向与所述第一pmos输出区相邻设置且不接触；

第一nmos输出区，沿所述第一方向与所述第二pmos输出区相邻设置且不接触；

第二nmos输出区，沿所述第一方向与所述第一nmos输出区相邻设置且不接触；

且，所述第一pmos输出区、所述第二pmos输出区、所述第一nmos输出区和所述第二nmos输出区沿第二方向相互平行，所述第一方向和所述第二方向垂直；

所述控制模块沿所述第二方向设置于所述第一pmos输出区、第二pmos输出区、第一nmos输出区和第二nmos输出区的底部，且分别与所述第一pmos输出区、所述第二pmos输出区、所述第一nmos输出区和所述第二nmos输出区连接。

其中一个实施例中，所述第一pmos输出区包括第一n型衬底和第一p沟道，所述第二pmos输出区包括第二n型衬底和第二p沟道，所述第一nmos输出区包括第一p型衬底和第一n沟道，所述第二nmos输出区包括第二p型衬底和第二n沟道；

所述第一n型衬底和所述第二n型衬底的面积相等，且所述第一p型衬底和所述第二p型衬底的面积相等；

所述第一p沟道和所述第二p沟道的数量相等，且所述第一n沟道和所述第二n沟道的数量相等。

其中一个实施例中，所述第一n型衬底、所述第二n型衬底、所述第一p型衬底和所述第二p型衬底沿所述第二方向上的高度相等。

其中一个实施例中，所述第一pmos输出区、所述第二pmos输出区、所述第一nmos输出区和所述第二nmos输出区中包含数量相等的栅极。

其中一个实施例中，所述第一pmos输出区、所述第二pmos输出区、所述第一nmos输出区和所述第二nmos输出区沿所述第一方向的长度总和小于或等于所述控制模块沿所述第一方向的长度。

其中一个实施例中，所述控制模块包括：

控制器，用于接收输入信号，并根据所述输入信号生成驱动信号；

反相器，与所述控制器连接，用于对所述驱动信号进行反相处理；

保持器，与所述控制器连接。

其中一个实施例中，一个所述反相器的输出端与一个所述输出模块连接。

另一方面，本申请还提供一种半导体存储装置，包括如第一方面所述的主字线驱动器，还包括：

主字线，从所述第一pmos输出区、所述第二pmos输出区、所述第一nmos输出区和所述第二nmos输出区组成的所述输出模块延伸；

子字线驱动器，通过所述主字线与所述主字线驱动器连接；

子字线，从所述子字线驱动器延伸；

存储单元阵列，通过所述子字线与所述子字线驱动器连接。

其中一个实施例中，还包括：

译码器，与所述主字线驱动器连接。

其中一个实施例中，所述译码器包括：

主字线译码器，被配置为对接收到的目标存储单元行地址的预定高位进行译码，以生成主字线选择信号，所述主字线选择信号被所述主字线驱动器接收，以使得所述主字线驱动器根据所述主字线选择信号选择所述主字线；

子字线译码器，被配置为对所述目标存储单元行地址的预定低位进行译码，以生成子字线选择信号，所述子字线选择信号被所述子字线驱动器接收，以使得所述子字线驱动器根据所述子字线选择信号选择所述子字线。

其中一个实施例中，所述目标存储单元行地址中的预定低位低于所述目标存储单元行地址中的预定高位。

其中一个实施例中，还包括：

行地址解读器，被配置为对目标存储单元地址编码进行解读，以生成所述目标存储单元行地址。

其中一个实施例中，从一个所述子字线驱动器延伸出的两个相邻的子字线之间还设置有保持器晶体管。

其中一个实施例中，所述子字线驱动器中还设置有子字线反相器，所述子字线反相器的输出信号线为所述子字线。

其中一个实施例中，从不同的所述子字线驱动器延伸出的所述子字线被交替布置。

相比于传统的主字线驱动器，本申请提供的主字线驱动器将pmos输出区和nmos输出区分别分割为两个输出区，并将得到的四个输出区依次沿一个方向平行排列设置，将控制模块置于该四个输出区的底部。由此，压缩了pmos输出区和nmos输出区所占用的空间的同时，压缩了控制模块与输出模块之间的空间，使得主字线驱动器中有更多的空间可以进行其他接线的布设。因此，本申请提供的主字线驱动器在半导体存储器的面积不变的情况下极大得优化了主字线驱动器的内部使用空间，从而提高了主字线驱动器和其半导体存储器的使用性能。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1为本申请提供的现有技术中主字线驱动器的结构示意图。

图2为本申请实施例一提供的主字线驱动器的结构示意图。

图3为本申请实施例一提供的主字线驱动器的性能测试对比图。

图4为本申请实施例二提供的半导体存储装置的结构示意图。

图5为本申请实施例二提供的半导体存储装置的另一个结构示意图。

图6为本申请实施例二提供的半导体存储装置的部分结构示意图。

图7为本申请实施例二提供的半导体存储装置的部分结构示意图。

图8为本申请提供的现有半导体存储装置的部分结构示意图。

图9为本申请提供的现有半导体存储装置的部分结构示意图。

附图标号说明：

主字线驱动器10

输出模块100

第一pmos输出区110

第一n型衬底111

第一p沟道112

第一pmos栅极113

第二pmos输出区120

第二n型衬底121

第二p沟道122

第二pmos栅极123

第一nmos输出区130

第一p型衬底131

第一n沟道132

第一nmos栅极133

第二nmos输出区140

第二p型衬底141

第二n沟道142

第二nmos栅极143

控制模块200

控制器210

反相器220

保持器230

半导体存储装置20

主字线21

子字线驱动器22

子字线23

存储单元阵列24

子字线反相器25

译码器26

主字线译码器27

子字线译码器28

行地址解读器29

保持器晶体管30

通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

金属-绝缘体-半导体(metaloxidesemiconductor，简称mos)管是一种常见的元件，被广泛应用在半导体存储装置中。例如半导体存储装置中设置的主字线驱动器(mainwordlinedriver，简称mwd)就包含有mos管。

具体的，请参见图1，主字线驱动器包括控制模块和输出模块，其中该控制模块包含控制器、反相器和保持器，该输出模块包括pmos输出区和nmos输出区。其中，pmos是指n型衬底、p沟道，靠空穴的流动运送电流的金属-氧化物-半导体，nmos是指p型衬底、n沟道，靠电子的流动运送电流的金属-氧化物-半导体。

具体的，该控制器用于解析输入至主字线驱动器的信号，该反相器则用于对该控制器输出的信号进行二次处理。即，该控制器对输入至主字线驱动器的信号进行解析后生成驱动信号至该反相器和保持器所在的模块。该反相器和该保持器所在的模块对该驱动信号进行处理后生成又一个驱动信号至该输出模块，该输出模块对该驱动信号进行处理后输出主字线选择信号至主字线。即，主字线直接与输出模块连接。

在半导体存储装置的设计中，该控制器、该反相器、该保持器、该pmos输出区和该nmos输出区的排布会直接影响主字线驱动器的空间利用率，进而影响主字线驱动器的性能、以及影响到基于该主字线驱动器制造的半导体存储器的性能。换句话说，就是该主字线驱动器的空间利用率越大，该主字线驱动器和半导体存储器的性能越好。

基于此，本申请提供一种主字线驱动器及其半导体存储装置，改变了传统主字线驱动器中pmos输出区、nmos输出区和控制模块的位置排布，使得该主字线驱动器中输出模块和控制模块的排布更紧密。除此之外，位置排布的改变也可以减少该输出模块和该控制模块之间连接线的占用体积，进一步提升该主字线驱动器的空间利用率。

请参见图2，本申请提供一种主字线驱动器10，包括输出模块100和控制模块200。

该输出模块100又包括第一pmos输出区110、第二pmos输出区120、第一nmos输出区130和第二nmos输出区140。

其中，该第二pmos输出区120沿第一方向与该第一pmos输出区110相邻设置且不接触，该第一nmos输出区130沿该第一方向与该第二pmos输出区120相邻设置且不接触，该第二nmos输出区140沿该第一方向与该第一nmos输出区130相邻设置且不接触。且，该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140沿第二方向相互平行。

该第一方向和该第二方向可以垂直，也可以不垂直，具体可以根据实际需要选择，本申请不做限定。优选的，该第一方向和该第二方向垂直，这样有利于该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140之间的排布更加紧密，减少该主字线驱动模块中未利用的面积。

如上描述，该pmos是指n型衬底、p沟道，靠空穴的流动运送电流的金属-氧化物-半导体，该nmos是指p型衬底、n沟道，靠电子的流动运送电流的金属-氧化物-半导体。则，该第一pmos输出区110包括第一n型衬底111和第一p沟道112，该第二pmos输出区120包括第二n型衬底121和第二p沟道122。该第一nmos输出区130包括第一p型衬底131和第一n沟道132，该第二nmos输出区140包括第二p型衬底141和第二n沟道142。该第一pmos输出区110包括第一pmos栅极113，该第二pmos输出区120包括第二pmos栅极123，该第一nmos输出区130包括第一nmos栅极133，该第二nmos输出区140包括第二nmos栅极143。

如图2所示，该第一p沟道112分布在该第一pmos栅极113的两侧，该第二p沟道122分布在该第二pmos栅极123的两侧。该第一n沟道132分布在该第一nmos栅极133的两侧，该第二n沟道142分布在该第二nmos栅极143的两侧。优选的，该第一p沟道112和该第二p沟道122的数量相等，该第一n沟道132和该第二n沟道142的数量相等。

优选的，该第一n型衬底111和该第二n型衬底121的面积相等，且该第一p型衬底131和该第二p型衬底141的面积相等。例如，该第一n型衬底111和该第二n型衬底121具有相同的长和宽，该第一p型衬底131和该第二p型衬底141具有相同的长和宽。其中，长可以理解为在该第一方向上的长度，宽可以理解为该第二方向上的长度，宽也可以理解为该第二方向上的高度。

可选的，该第一n型衬底111、该第二n型衬底121、该第一p型衬底131和该第二p型衬底141沿该第二方向上的高度相等。此时，该第一n型衬底111和该第二n型衬底121沿该第一方向的长度相等，该第一p型衬底131和该第二p型衬底141沿该第一方向的长度相等。该第一n型衬底111和该第二n型衬底121沿该第一方向的长度可以小于、或大于、或等于该第一p型衬底131和第二p型衬底141的沿该第一方向的长度。

可选的，该第一n型衬底111、该第二n型衬底121、该第一p型衬底131和该第二p型衬底141的面积可以相等，且该第一n型衬底111、该第二n型衬底121、该第一p型衬底131和该第二p型衬底141沿该第二方向上的高度相等。则，该第一n型衬底111、该第二n型衬底121、该第一p型衬底131和该第二p型衬底141沿该第一方向上的长度相等。

可选的，该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140包含数量相等的栅极。即，该第一pmos栅极113、该第二pmos栅极123、该第一nmos栅极133和该第二nmos栅极143的数量相等。

该控制模块200沿该第二方向设置于该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140的底部，且分别与该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140连接。由此，该控制模块200的布设位置可以使得该控制模块200与该输出模块100之间的电路逻辑线、连接线或其他布线的长度和占用面积减少。

可选的，该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140沿该第一方向的长度总和小于或等于该控制模块200沿该第一方向的长度。即该输出模块100沿该第一方向的长度小于或等于该控制模块200沿该第一方向的长度。如此，该控制模块200和该输出模块100之间的电路逻辑线、连接线或其他布线可以完全布设在该控制模块200和该输出模块100之间，使得该主字线驱动器10中的布线更加规范化、区域化。即，该控制模块200和该输出模块100之间的位置关系使得布线规范化、区域化，更有利于该主字线驱动器10中其他电路模块的布设，增加了该主字线驱动器10的空间利用率。

可选的，该控制模块200可以包括控制器210、反相器220和保持器230。

该控制器210用于接收输入信号，并根据该输入信号生成驱动信号。该输入信号例如用于驱动主字线21的主字线选择信号，该控制器210可以直接与半导体存储器中的译码器连接，该译码器会将生成的主字线选择信号输送给该控制器210。

该反相器220与该控制器210连接，用于对该驱动信号进行反相处理。

该保持器230也与该控制器210连接，该保持器230相等于一个模拟信号存储器，用于存储该控制器210输出的信号。

该反相器220和该保持器230的规格、型号等均可以根据实际需要选择，本申请不做限定。

可选的，一个该反相器220的输出端与一个该输出模块100连接。基于以上描述的该控制模块200和该输出模块100的位置布设关系，该控制模块200如果包含多个反相器220，则多个该反相器220可以分别布设在一个该输出模块100沿该第二方向的底部。而该多个反相器220中相邻的反相器220之间的距离则可以根据该输出模块100的面积大小、位置等进行选择。例如，为了布线均匀，可以使得每个该反相器220设置于对应的该输出模块100沿该第二方向延伸的中心轴。

综上，本实施例提供的该主字线驱动器10将该输出模块100中原有的一个pmos输出区和一个nmos输出区更换为该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140。其中，该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140沿第一方向平行间隔设置，该控制模块200设置在该输出模块100沿该第二方向的底部，该第一方向和该第二方向可以垂直。由此，相比于现有的主字线驱动器，本实施例提供的该主字线驱动器10具有更规范化、区域化的布设，使得该主字线驱动器10的空间利用率增大，该主字线驱动器10中可以放置更多的电路模块，以增强该主字线驱动器10的性能。

请参见图3，图3为现有的主字线驱动器和本申请提供的主字线驱动器的性能对比图。在图3中，横轴t代表时间，竖轴v代表电压，其中v0代表想要该主字线驱动器具有的电压值。由图3可以看出，当需要主字线驱动器达到v0电压时，本申请所提供的主字线驱动器具有更短的时间(t0)，而现有的主字线驱动器则需要更多的时间(t1)。即本申请提供的主字线驱动器具有更强的反馈能力，性能更佳。

请参见图4，本申请实施例二提供一种半导体存储装置20，该半导体存储装置20包括如实施例一描述的主字线驱动器10，还包括主字线(mainwordline，简称mwl)21、子字线驱动器22(subwordlinedriver，简称swd)22、子字线(subwordline，简称swl)23和存储单元阵列24。

其中，该主字线21从该第一pmos输出区110、该第二pmos输出区120、该第一nmos输出区130和该第二nmos输出区140组成的该输出模块100延伸，并延伸至该子字线驱动器22。该子字线驱动器22通过该主字线21与该主字线驱动器10连接。在该半导体存储装置20实际的读写过程中，该主字线驱动器10会接收到主字线选择信号，并根据该主字线选择信号选择驱动多个主字线21，该子字线驱动器22会接收到子字线选择信号，并根据该子字线选择信号选择驱动多个子字线23。可选的，该子字线驱动器22中还设置有子字线反相器25，该子字线反相器25的输出信号线即为该子字线23。

该子字线23从该子字线驱动器22延伸至该存储单元阵列24，即，该存储单元阵列24通过该子字线23与该子字线驱动器22连接。在该子字线23被驱动后，可以将所连接的目标读写存储单元也进行驱动，结合该目标读写存储单元的位线输入的信号，可以使得该目标读写存储单元处于读或写的状态。该目标读写存储单元处于读或写的状态取决于从该目标读写存储单元的字线和位线输入的信号。

可选的，该半导体存储装置20还可以包括译码器26，该译码器26与该主字线驱动器10连接。具体的，该译码器26被配置为对接收到的目标存储行地址进行译码，以生成主字线选择信号和子字线选择信号。

可选的，该译码器26包括主字线译码器27和子字线译码器28。

该主字线译码器27被配置为对目标存储单元行地址的预定高位进行译码，以生成主字线选择信号。该主字线选择信号被该主字线驱动器10接收，以使得该主字线驱动器10根据该主字线选择信号选择该主字线21。具体的，如以上描述的，该主字线选择信号被该主字线驱动器10中的控制器210接收，该控制器210对该主字线选择信号进行处理后输出信号至该反相器220，再由该反相器220对处理后的信号输出至该输出区。

该子字线译码器28被配置为对该目标存储单元行地址的预定低位进行译码，以生成子字线选择信号。该子字线选择信号被该子字线驱动器22接收，以使得该子字线驱动器22根据该子字线选择信号选择该子字线23。

可选的，该目标存储单元行地址中的预定低位低于该目标存储单元行地址中的预定高位。

可选的，该半导体存储装置20还可以包括行地址解读器29，该行地址解读器29被配置为对目标存储单元地址编码进行解读，以生成该目标存储单元行地址。

可选的，请参见图5、图6、图7和图8、图9，在本实施例中，一组该主字线驱动器10可以被至少两个不同的该存储单元阵列24共同使用。图8、图9为现有的半导体存储器中译码器26和主字线驱动器10的布设示意图。在现有的半导体存储器中，一个该译码器连接至少一组主字线驱动器10，而每组主字线驱动器10被一个存储单元阵列24使用。即，每个存储单元阵列24使用多组子字线驱动器22，而该多组字线驱动模块使用一组主字线驱动器10。如图5至图7所示，与现有的半导体存储器不同的是，本实施例提供的一组该主字线驱动器10被至少两个不同的存储单元阵列24共同使用，也可以说是一组该主字线驱动器10被至少两组子字线驱动器22共同使用。其中，一组该主字线驱动器10包括至少一个主字线驱动器10。

由此，相比于现有的半导体存储器，本实施例提供的半导体存储装置20中主字线驱动器10的数量至少减少了一半，进而该译码器26中用于控制主字线驱动器10的电路也会减少很多。这就会使该译码器26的面积也大幅度减小，从而使得整个半导体存储装置20的面积更小。

可选的，请参见图4或图5，从一个该子字线驱动器22延伸出的两个相邻的子字线23之间还设置有保持器晶体管30。现有技术的保持器晶体管被设计成使得一个保持器晶体管与一个子字线23连接。在本实施例中，保持器晶体管30可以被设计成使得两个子字线23彼此共享一个保持器晶体管30。如此，保持器晶体管30的面积可以降低到现有技术的保持器晶体管的面积的二分之一，这就减小了该半导体存储装置20的面积。

可选的，从不同的该子字线驱动器22延伸出的子字线23被交替布置，这样可以减少子字线23的占用面积，从而减小该半导体存储装置20的面积。

以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。