一种流水线SRAM及其运算方法与流程

本发明涉及专用集成电路设计技术领域，具体涉及一种流水线sram及其运算方法。

背景技术：

随着智能手机等消费类电子的快速普及，对高性能低功耗片上系统(systemonchip，soc)的需求持续上升，为了实现高性能和低功耗两大设计目标，低至近阈值区的宽电压sram设计逐渐成为业界的研究热点。

作为soc的重要组成模块，宽电压静态随机存储器(staticrandomaccessmemory，sram)成为业界的研究热点。sram在低电压下的性能严重恶化，无法满足逻辑电路的需求。现有技术中，低电压下sram设计的难点包括：(1)局部工艺偏差造成sae延时变化急剧增加，恶化了sram的读性能；(2)位线放电速度缓慢，增加了sram的读延时和读功耗。

技术实现要素：

为解决现有技术中存在的不足，本发明的目的在于，提出一种流水线sram及其运算方法，改善低电压下sram的性能。

本发明采用如下技术方案：

一种流水线sram，采用左右对称电路结构，包括两个寄存器、两个地址译码器、两个灵敏放大器、多个数据选择器、多个选择开关电路、一个位线预充电电路；sram以外部时钟信号、读写使能信号、片选控制信号、地址输入信号、数据输入信号、中断信号为输入信号，最终输出数据输出信号；其中，寄存器用于寄存地址输入信号和外部时钟信号。

sram包括：双字线存储单元阵列模块、第一字线控制模块、第二字线控制模块、第一时序控制模块、第二时序控制模块、电容共享型复制位线模块；

双字线存储单元阵列模块中，每个双字线存储单元以两条分离的字线信号为输入，即第一字线信号和第二字线信号；对于连续的两次读操作，在第一次读操作时，通过第一字线信号控制第一位线信号进行放电；在第二次读操作时，通过第二字线信号控制第二位线信号进行放电；写操作时，第一字线信号和第二字线信号同时开启，输入数据通过第一位线信号和第二位线信号写入到双字线存储单元中；

第一字线控制模块，以正读写信号、第一字线控制信号为输入，以第一字线信号为输出；所述第二字线控制模块，以正读写信号、第二字线控制信号为输入，以第二字线信号为输出；其中，正读写信号是读写使能信号通过寄存器处理后的信号；正读写信号为高电平时流水线sram内部正在进行写操作，正读写信号为低电平时流水线sram内部正在进行读操作；对于连续的两次读操作，在第一次读操作时，两个地址译码器输出的地址译码结果作为第一字线控制信号，在第二次读操作时，两个地址译码器输出的地址译码结果作为第二字线控制信号；

第一时序控制模块，以片选信号、中断信号、第一写跟踪信号、第一读跟踪信号为输入，以第一复制字线信号、第一字线使能信号、第一字线选择信号为输出；所述第二时序控制模块，以片选信号、中断信号、第二写跟踪信号、第二读跟踪信号为输入，以第二复制字线信号、第二字线使能信号、第二字线选择信号为输出；其中，片选信号是片选控制信号通过寄存器处理后的信号；

电容共享型复制位线模块，以第一复制字线信号、第二复制字线信号、第一字线选择信号、第二字线选择信号、片选信号为输入，以第一读跟踪信号、第二读跟踪信号、第一写跟踪信号、第二写跟踪信号为输出；电容共享型复制位线模块包括写跟踪电路和读跟踪电路，并且两个电路结构完全相同且独立工作；对于连续的两次读操作，第一次读操作时输出第一读跟踪信号，第二次读操作时输出第二读跟踪信号。

优选地，

双字线存储单元包括：第一pmos管p1、第二pmos管p2，第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4；

第一pmos管p1的源极接工作电压vdd、栅极接负极存储信号qb、漏极接正极存储信号q；第二pmos管p2的源极接工作电压vdd、栅极接正极存储信号q、漏极接负极存储信号qb；第一nmos管n1的源极接地、栅极接负极存储信号qb、漏极接正极存储信号q；第二nmos管n2的源极接地、栅极接正极存储信号q、漏极接负极存储信号qb；第三nmos管n3的源极接正极存储信号q、栅极接第一字线信号wll、漏极接第一位线信号bll；第四nmos管n4的源极接负极存储信号qb、栅极接第二字线信号wlr、漏极接第二位线信号blr。

流水线sram处于写操作时，根据地址译码结果，选中行的双字线存储单元的第一字线信号和第二字线信号同时开启，未选中行的双字线存储单元的第一字线信号和第二字线信号关闭，数据通过第一位线信号和第二位线信号写入到双字线存储单元中，即实现双端写入操作；

流水线sram处于读操作时，根据地址译码结果，选中行的双字线存储单元的第一字线信号和第二字线信号轮流开启，未选中行的双字线存储单元的第一字线信号和第二字线信号关闭；若存储单元里面存储的数据为‘0’，则第一位线信号进行放电；若存储单元里面存储的数据为‘1’，第二位线信号进行放电，即实现单端读出操作。

优选地，

第一字线控制模块和第二字线控制模块中，当正读写信号为高电平，即流水线sram内部正在进行写操作时，第一字线控制信号或第二字线控制信号为高电平，则同时开启第一字线信号和第二字线信号；

第一字线控制模块和第二字线控制模块中，当正读写信号为低电平，即流水线sram内部正在进行读操作时，第一字线控制信号或第二字线控制信号为高电平，开启第一字线信号或第二字线信号。

第一字线控制模块和第二字线控制模块的电路结构相同，均包括：一个读写驱动电路和一个读驱动电路；其中，

在流水线sram内部进行写操作时，第一字线控制模块中的读驱动电路和第二字线控制模块中的读驱动电路均为高阻状态，所述第一字线控制模块中的写驱动电路开启第一字线信号，所述第二字线控制模块中的写驱动电路开启第二字线信号；

在流水线sram内部进行读操作时，第一字线控制模块中的写驱动电路和第二字线控制模块中的写驱动电路均为高阻状态，所述第一字线控制模块中的读驱动电路根据译码结果开启第一字线信号，或第二字线控制模块中的读驱动电路根据译码结果开启第二字线信号。

优选地，

第一时序控制模块和第二时序控制模块根据流水线sram的片选状态和当前是否为先读后写操作，来决定地址译码结果的输出并控制字线信号的提前关断；同时还可以接收读跟踪信号和写跟踪信号，进行sram内部读写操作的自定时；其中，每当流水线sram先读后写操作发生时第一中断信号和第二终端信号均变为高电平。

优选地，

电容共享型复制位线模块包括：写跟踪电路和读跟踪电路；

写跟踪电路包括：2n个复制单元，m个冗余单元，第三pmos管，第四pmos管，第一反相器，第二反相器；

写跟踪电路的第三pmos管p3的源极接工作电压、栅极接第一预充信号pre1、漏极接第一反相器inv_1的输入端；第四pmos管p4的源极接工作电压、栅极接第二预充信号pre2、漏极接第二反相器inv_2的输入端；第一反相器inv_1输出第三复制字线信号，用于控制读跟踪电路；第二反相器inv_2输出第四复制字线信号，用于控制读跟踪电路；写跟踪电路中的每个复制单元的控制信号均为第一复制字线信号和第二复制字线信号；

所述读跟踪电路包括：2n个复制单元，m个冗余单元，第五pmos管、第六pmos管、第七pmos管，第八pmos管，第九pmos管，第十pmos管，第十一pmos管，第十二pmos管，第五nmos管、第六nmos管、第七nmos管，第八nmos管，第九nmos管，第十nmos管，第十一nmos管，第十二nmos管，第一或门，第二或门，第三反相器、第四反相器；

读跟踪电路的第五pmos管p5的源极接工作电压、栅极接第一预充信号pre1、漏极接第一或门or2_1的第一输入端；第六pmos管p6的源极接工作电压、栅极接第二预充信号pre2、漏极接第二或门or2_2的第一输入端；第五nmos管n5的源极接地、栅极接工作电压、漏极接第七nmos管n7的源极；第六nmos管n6的源极接地、栅极接工作电压、漏极接第八nmos管n8的源极；第七nmos管n7的栅极接第一字线使能信号、漏极接第一或门or2_1的第一输入端；第八nmos管n8的栅极接第二字线使能信号、漏极接第二或门or2_2的第一输入端；第一或门or2_1的第二输入端接正读写信号、输出端接第一读跟踪信号；第二或门or2_2的第二输入端接正读写信号、输出端接第二读跟踪信号；读跟踪电路中的每个复制单元的控制信号为写跟踪电路单元输出的第三复制字线信号和第四复制字线信号；

第九nmos管n9的源极接第一或门or2_1的第一输入端、漏极接第七pmos管p7的漏极、栅极接第七pmos管p7的栅极；第十一nmos管n11的源极接地、漏极接第三反相器inv_3的输入端、栅极接第九nmos管n9的漏极；第七pmos管p7的源极接工作电压、漏极接第九nmos管n9的漏极、栅极接第九nmos管n9的栅极；第九pmos管p9的源极接工作电压、漏极接第九nmos管n9的漏极、栅极接第三反相器inv_3的输入端；第十一pmos管p11的源极接电源电压、漏极接第三反相器inv_3的输入端、栅极接第九nmos管n9的漏极；第三反相器inv_3的输出端接第一写跟踪信号wstclk1；第十nmos管n10的源极接第二或门or2_2的第一输入端、漏极接第八pmos管p8的漏极、栅极接第八pmos管p8的栅极；第十二nmos管n12的源极接地、漏极接第四反相器inv_4的输入端、栅极接第十nmos管n10的漏极；第八pmos管p8的源极接工作电压、漏极接第十nmos管n10的漏极、栅极接第十nmos管n10的栅极；第十pmos管p10的源极接电源电压、漏极接第十nmos管n10的漏极、栅极接第四反相器inv_4的输入端；第十二pmos管p12的源极接工作电压、漏极接第四反相器inv_4的输入端、栅极接第十nmos管n10的漏极；第四反相器inv_4的输出端接第二写跟踪信号wstclk2；其中，第一预充信号是流水线sram在第一次读写操作时位线预充电电路给第一位线充电获得的信号，第二预充信号是流水线sram在第二次读写操作时位线预充电电路给第二位线充电获得的信号。

一种流水线sram运算方法，将一个外部时钟周期信号划分成三个内部时钟周期，从而将一次sram读写操作切分成三个阶段进行，包括：

第一阶段，在第一个内部时钟周期的高电平时，由地址译码器根据地址输入信号进行地址译码操作，结果分别输入至第一字线控制模块和第二字线控制模块；

第二阶段，在第一个内部时钟周期的低电平和第二个内部时钟周期时，由第一字线控制模块驱动第一字线、由第二字线控制模块驱动第二字线，使得双字线存储单元阵列模块中，第一字线信号控制第一位线信号进行放电、第二字线信号控制第二位线信号进行放电，并将第一位线的电位和第二位线的电位分别输入至第一灵敏放大器和第二灵敏放大器；

第三阶段，在第三个内部时钟周期时，再由第一灵敏放大器和第二灵敏放大器分别对第一位线的电位和第二位线的电位进行检测，将检测结果作为输出数据。

本发明提出的一种流水线sram，相比现有技术，具有以下有益效果：

1、通过将sram一次完整的操作切分成三个步骤进行，有效地降低了sram读写操作延时；在0.6vtt25℃下，sram的最大工作频率为808mhz，相比于传统方案改善了1.91倍；

2、通过对复制位线电路的改进，有效地降低了灵敏放大器使能(senseamplifierenable，sae)延时变化，提高了电路的抗工艺偏差能力；在0.6vtt25℃下，k值为32时，sae的延时变化sigma由传统方案的821.38ps降低到了518.37ps，降低了37％。

附图说明

图1为本发明的流水线sram的电路结构图；

图中符号说明：

bitcell：双字线存储单元；

switch：选择开关电路；precharge：位线预充电电路

sa：灵敏放大器；

匹配单元：冗余的双字线存储单元；

d[31:0]：数据输入信号；q[31:0]：数据输出信号；

addr[8:0]：地址输入信号；

clk1：第一外部时钟信号；clk2：第二外部时钟信号；

wll[511:0]：第一字线信号；wlr[511:0]：第二字线信号；

dwl1：第一字线控制信号；dwl2：第二字线控制信号；

bll[511:0]：第一位线信号；blr[511:0]：第二位线信号；

wl_en1：第一字线使能信号；wl_en2：第二字线使能信号；

lwe：正读写信号；lme：片选信号；

rwl1：第一复制字线信号；rwl2：第二复制字线信号；

rstck1：第一读跟踪信号；rstclk2：第二读跟踪信号；

wstclk1：第一写跟踪信号；wstclk2：第二写跟踪信号；

wcx1：第一字线选择信号；wcx2：第二字线选择信号；

switch：中断信号；

图2为本发明一实施例中流水线sram的双字线存储单元的电路图；

图3为本发明一实施例中流水线sram的电容共享型复制位线模块的电路图；

图4为本发明一实施例中流水线sram的字线控制模块电路图；

图5为本发明一实施例中流水线sram的时序控制模块的电路图；

图6为本发明一实施例中传统sram和流水线sram的时序对比图。

图7为本发明一实施例中流水线sram的读操作内部时序图；

图8为本发明一实施例中流水线sram的写操作内部时序图。

具体实施方式

下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本申请的保护范围。

如图1，一种流水线sram，采用左右对称电路结构，包括第一寄存器、第二寄存器、第一地址译码器、第二地址译码器、第一灵敏放大器、第二灵敏放大器、多个数据选择器、多个选择开关电路、一个位线预充电电路。

sram以外部时钟信号clk、读写使能信号we、片选控制信号we、地址输入信号、数据输入信号、中断信号switch为输入信号，最终输出数据输出信号；其中，寄存器用于寄存地址输入信号和外部时钟信号。

本优选实施例中，外部时钟信号clk是使得sram的整个操作同步的时钟信号；读写使能信号we为用于控制读写使能，当we为低电平时代表读使能，当we为高电平时代表写使能；片选控制信号me用于控制片选，当其为高电平时sram芯片正常工作；地址输入信号addr[8:0]共有9位地址，用于为容量为512_32的sram进行解码；d[31:0]是32位数据输入信号，q[31:0]是32位数据输出信号。

本优选实施例中，利用时钟调制模块生成时钟占空比为1：3的第一外部时钟信号clk1与第二外部时钟信号clk2；正读写信号lwe与片选信号lme分别是读写使能信号we与片选信号me通过内部寄存器处理后的信号；外部地址经由两组分别根据第一外部时钟信号clk1和第二外部时钟信号clk2控制的寄存器打拍送入sram内部。

sram的核心部分包括：双字线存储单元阵列模块、第一字线控制模块、第二字线控制模块、第一时序控制模块、第二时序控制模块、电容共享型复制位线模块。

具体地，

双字线存储单元阵列模块中，每个双字线存储单元以两条分离的字线信号为输入，即第一字线信号wll和第二字线信号wlr；对于连续的两次读操作，在第一次读操作时，通过第一字线信号wll控制第一位线信号bll进行放电；在第二次读操作时，通过第二字线信号wlr控制第二位线信号blr进行放电；写操作时，第一字线信号wll和第二字线信号wlr同时开启，输入数据通过第一位线信号bll和第二位线信号blr写入到双字线存储单元中。

进一步，如图2，双字线存储单元包括：第一pmos管p1、第二pmos管p2，第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4。

第一pmos管p1的源极接工作电压vdd、栅极接负极存储信号qb、漏极接正极存储信号q；第二pmos管p2的源极接工作电压vdd、栅极接正极存储信号q、漏极接负极存储信号qb；第一nmos管n1的源极接地、栅极接负极存储信号qb、漏极接正极存储信号q；第二nmos管n2的源极接地、栅极接正极存储信号q、漏极接负极存储信号qb；第三nmos管n3的源极接正极存储信号q、栅极接第一字线信号wll、漏极接第一位线信号bll；第四nmos管n4的源极接负极存储信号qb、栅极接第二字线信号wlr、漏极接第二位线信号blr。

本发明设计的双字线存储单元结构，通过将传统的6管存储单元中的一条字线隔离成两条独立的字线，解决了sram连续读操作时字线重叠引发的时序冲突问题。

流水线sram处于写操作时，根据地址译码结果，选中行的双字线存储单元的第一字线信号和第二字线信号同时开启，未选中行的双字线存储单元的第一字线信号和第二字线信号关闭，数据通过第一位线信号和第二位线信号写入到双字线存储单元中，即实现双端写入操作。

流水线sram处于读操作时，根据地址译码结果，选中行的双字线存储单元的第一字线信号和第二字线信号轮流开启，未选中行的双字线存储单元的第一字线信号和第二字线信号关闭；若存储单元里面存储的数据为‘0’，则第一位线信号进行放电；若存储单元里面存储的数据为‘1’，第二位线信号进行放电，即实现单端读出操作。

本优选实施例中，双字线存储单元有三种工作状态，分别是：保持状态、写状态和读状态。

(1)保持状态下，第一字线信号wll和第二字线信号wlr均为低电平，第三nmos管n3和第四nmos管n4关断。无论双字线存储单元里面的数据为‘1’还是为‘0’，第一位线信号bll和第二位线信号blr均保持在工作电压vdd不变。

(2)写状态下，初始时刻，第一字线信号wll和第二字线信号wlr均为低电平，同时把第一位线信号bll和第二位线信号blr预充电至工作电压vdd；随后，停止对第一位线信号bll和第二位线信号blr充电，第一字线信号wll和第二字线信号wlr同时变为高电平；此时，第一位线信号bll和第二位线信号blr通过第三nmos管n3和第四nmos管n4传输到正极存储信号q节点和负极存储信号qb节点，从而改写存储单元内部数据。若往存储单元里面写‘0’，则第一位线信号bll为‘0’、第二位线信号blr为‘1’，最终正极存储信号q节点的电位变为‘0’，负极存储信号qb节点的电位变为‘1’；若往存储单元里面写‘1’，则第一位线信号bll为‘1’、第二位线信号blr为‘0’，最终正极存储信号q节点的电位变为‘1’，负极存储信号qb节点的电位变为‘0’。

(3)读状态下，初始时刻，第一字线信号wll和第二字线信号wlr均为低电平，第一位线信号bll和第二位线信号blr均被预充电至工作电压vdd；随后，停止对第一位线信号bll和第二位线信号blr充电，根据地址译码结果选择开启第一字线信号wll或者第二字线信号wlr；在连续读操作时，第一字线信号wll和第二字线信号wlr轮流开启；当第一字线信号wll开启时，第三nmos管n3导通、第四nmos管n4关断；若存储单元里面的数据为‘0’，则第一位线信号bll电位下降，第二位线信号blr电位保持在工作电压vdd不变；若存储单元里面的数据为‘1’，则第一位线信号bll和第二位线信号blr的电位均保持在vdd不变；当第二字线信号wlr开启时，第三nmos管n3关断、第四nmos管n4导通；若存储单元里面的数据为‘1’，则第二位线信号blr电位下降，第一位线信号bll电位保持在工作电压vdd不变；若存储单元里面的数据为‘0’，则第一位线信号bll和第二位线信号blr的电位均保持在vdd不变。

因此，双字线存储单元为双端写入、单端读出，解决了字线信号重叠时引发的时序冲突问题，是流水线sram稳定工作的核心模块。

具体地，

电容共享型复制位线模块，以第一复制字线信号rwl1、第二复制字线信号rwl2、第一字线选择信号wcx1、第二字线选择信号wcx2、片选信号lme为输入，以第一读跟踪信号rstclk1、第二读跟踪信号rstclk2、第一写跟踪信号wstclk1、第二写跟踪信号wstclk2为输出；

电容共享型复制位线模块包括写跟踪电路和读跟踪电路，并且两个电路独立工作；对于连续的两次读操作，第一次读操作时输出第一读跟踪信号，第二次读操作时输出第二读跟踪信号。

进一步，电容共享型复制位线模块包括：写跟踪电路和读跟踪电路；

如图3，写跟踪电路包括：2n个复制单元，m个冗余单元，第三pmos管，第四pmos管，第一反相器inv_1，第二反相器inv_2；

写跟踪电路的第三pmos管p3的源极接工作电压、栅极接第一预充信号pre1、漏极接第一反相器inv_1的输入端；第四pmos管p4的源极接工作电压、栅极接第二预充信号pre2、漏极接第二反相器inv_2的输入端；第一反相器inv_1输出第三复制字线信号rwl3，用于控制读跟踪电路；第二反相器inv_2输出第四复制字线信号rwl4，用于控制读跟踪电路；写跟踪电路中的每个复制单元的控制信号均为第一复制字线信号rwl1和第二复制字线信号rwl2。

如图3，所述读跟踪电路包括：2n个复制单元，m个冗余单元，第五pmos管、第六pmos管、第七pmos管，第八pmos管，第九pmos管，第十pmos管，第十一pmos管，第十二pmos管，第五nmos管、第六nmos管、第七nmos管，第八nmos管，第九nmos管，第十nmos管，第十一nmos管，第十二nmos管，第一或门，第二或门，第三反相器、第四反相器。

读跟踪电路的第五pmos管p5的源极接工作电压、栅极接第一预充信号pre1、漏极接第一或门or2_1的第一输入端；第六pmos管p6的源极接工作电压、栅极接第二预充信号pre2、漏极接第二或门or2_2的第一输入端；第五nmos管n5的源极接地、栅极接工作电压、漏极接第七nmos管n7的源极；第六nmos管n6的源极接地、栅极接工作电压、漏极接第八nmos管n8的源极；第七nmos管n7的栅极接第一字线使能信号wl_en1、漏极接第一或门or2_1的第一输入端；第八nmos管n8的栅极接第二字线使能信号wl_en2、漏极接第二或门or2_2的第一输入端；第一或门or2_1的第二输入端接正读写信号lwe、输出端接第一读跟踪信号rstclk1；第二或门or2_2的第二输入端接正读写信号lwe、输出端接第二读跟踪信号rstclk2；读跟踪电路中的每个复制单元的控制信号为写跟踪电路单元输出的第三复制字线信号rwl3和第四复制字线信号rwl4。

第九nmos管n9的源极接第一或门or2_1的第一输入端、漏极接第七pmos管p7的漏极、栅极接第七pmos管p7的栅极；第十一nmos管n11的源极接地、漏极接第三反相器inv_3的输入端、栅极接第九nmos管n9的漏极；第七pmos管p7的源极接工作电压、漏极接第九nmos管n9的漏极、栅极接第九nmos管n9的栅极；第九pmos管p9的源极接工作电压、漏极接第九nmos管n9的漏极、栅极接第三反相器inv_3的输入端；第十一pmos管p11的源极接电源电压、漏极接第三反相器inv_3的输入端、栅极接第九nmos管n9的漏极；第三反相器inv_3的输出端接第一写跟踪信号wstclk1；第十nmos管n10的源极接第二或门or2_2的第一输入端、漏极接第八pmos管p8的漏极、栅极接第八pmos管p8的栅极；第十二nmos管n12的源极接地、漏极接第四反相器inv_4的输入端、栅极接第十nmos管n10的漏极；第八pmos管p8的源极接工作电压、漏极接第十nmos管n10的漏极、栅极接第十nmos管n10的栅极；第十pmos管p10的源极接电源电压、漏极接第十nmos管n10的漏极、栅极接第四反相器inv_4的输入端；第十二pmos管p12的源极接工作电压、漏极接第四反相器inv_4的输入端、栅极接第十nmos管n10的漏极；第四反相器inv_4的输出端接第二写跟踪信号wstclk2。

其中，第一预充信号pre1是流水线sram在第一次读写操作时位线预充电电路给第一位线充电获得的信号，第二预充信号pre2是流水线sram在第二次读写操作时位线预充电电路给第二位线充电获得的信号。

当芯片内部进行读操作时，不存在同时进行的写操作，因此可以在读操作时利用空闲的写跟踪电路电容来降低局部工艺波动对读跟踪电路的影响。电容共享型复制位线电路分为左右两侧，即只读侧和读写共用侧，两侧独立工作，输出第一读跟踪信号rstclk1和第二读跟踪信号rstclk2分别对应两次连续的读操作，双侧电路结构完全相同。跟踪阵列中存在两种6t单元，分别为复制单元和冗余单元，复制单元用于对位线电容进行放电，冗余单元字线所连接的传输管关断，两种6t单元数目之和与真实阵列中位线上负载的存储单元数目相等，用于模拟真实阵列位线上的电容。假设传统复制位线中所需的放电单元数目为n，只读侧和读写共用侧的放电单元数目均为2n。由于两边位线连接的电路完全相同，以左侧位线为例介绍其工作原理，当第一复制字线信号rwl1开启时，只读侧的单侧位线开始放电，当放电达到反相器翻转电压后，读写共用侧放电单元的第二复制字线信号rwl2开启，读写共用侧的左侧位线开始放电，当位线放电至其所接逻辑电路翻转电压时，读第一读跟踪信号rstclk1将被输出，读跟踪完成。

具体地，

第一字线控制模块，以正读写信号lwe、第一字线控制信号dwl1为输入，以第一字线信号wll为输出；所述第二字线控制模块，以正读写信号lwe、第二字线控制信号dwl2为输入，以第二字线信号wlr为输出；对于连续的两次读操作，在第一次读操作时，两个地址译码器输出的地址译码结果作为第一字线控制信号dwl1，在第二次读操作时，两个地址译码器输出的地址译码结果作为第二字线控制信号dwl2；正读写信号为高电平时流水线sram内部正在进行写操作，正读写信号为低电平时流水线sram内部正在进行读操作；其中，正读写信号是读写使能信号通过寄存器处理后的信号。

第一字线控制模块和第二字线控制模块中，当正读写信号为高电平，即流水线sram内部正在进行写操作时，第一字线控制信号或第二字线控制信号为高电平，则同时开启第一字线信号和第二字线信号；

第一字线控制模块和第二字线控制模块中，当正读写信号为低电平，即流水线sram内部正在进行读操作时，第一字线控制信号或第二字线控制信号为高电平，开启第一字线信号或第二字线信号。

进一步，第一字线控制模块和第二字线控制模块的电路结构相同，均包括：一个读写驱动电路和一个读驱动电路；其中，

在流水线sram内部进行写操作时，第一字线控制模块中的读驱动电路和第二字线控制模块中的读驱动电路均为高阻状态，所述第一字线控制模块中的写驱动电路开启第一字线信号，所述第二字线控制模块中的写驱动电路开启第二字线信号；

在流水线sram内部进行读操作时，第一字线控制模块中的写驱动电路和第二字线控制模块中的写驱动电路均为高阻状态，所述第一字线控制模块中的读驱动电路根据译码结果开启第一字线信号，或第二字线控制模块中的读驱动电路根据译码结果开启第二字线信号。

进一步，以任一字线控制模块中左侧电路结构为例，如图4，写驱动电路包括：第一或非门nor2_1，第一三态门tri_1；第一或非门nor2_1的第一输入端接第二字线控制信号dwl2、第二输入端接负读写信号lweb，输出端接第一写选择信号ws1；第一三态门tri_1的第一输入端接第一负字线控制信号dwl1b、第二输入端接第一写选择信号ws1、输出端接第二字线信号wlr。

进一步，以任一字线控制模块中左侧电路结构为例，如图4，读写驱动电路包括：第一与非门nand2_1，第五反相器inv_5，第二三态门tri_2；第一与非门nand2_1的第一输入端接第二字线控制信号dwl2、第二输入端接正读写信号lwe，输出端接第一读选择信号rws1；第五反相器inv_5的输入端接第一字线控制信号dwl1，输出端接第一负字线控制信号dwl1b；第二三态门tri_2的第一输入端接第一负字线控制信号dwl1b、第二输入端接第一读选择信号rws1，输出端接第一字线信号wll。

本优选实施例中，当sram处于写状态时，正读写信号lwe为高电平、负读写信号lweb为低电平。第一字线控制信号dwl1和第二字线控制信号dwl2分别是左右两侧译码结果。当第一字线控制信号dwl1为高电平、第二字线控制信号dwl2为低电平时，左侧的写驱动电路拉高第二字线信号wlr、读写驱动电路拉高第一字线信号wll，而右侧的写驱动电路和读写驱动电路均为高阻状态；当第一字线控制信号dwl1为低电平、第二字线控制信号dwl2为高电平时，左侧的写驱动电路和读写驱动电路均为高阻状态，右侧的写驱动电路拉高第一字线信号wll、读驱动电路拉高第二字线信号wlr。

当sram处于读状态时，正读写信号lwe信号为低电平、负读写信号lweb信号为高电平。当第一字线控制信号dwl1为高电平、第二字线控制信号dwl2为低电平时，左侧的写驱动电路处于高阻状态，左侧的读写驱动电路拉高第一字线信号wll，右侧的写驱动电路处于高阻状态，右侧的读写驱动电路拉低第一字线信号wlr。当第一字线控制信号dwl1为低电平、第二字线控制信号dwl2为高电平时，左侧的写驱动电路处于高阻状态，左侧的读写驱动电路拉低第一字线信号wll，右侧的写驱动电路处于高阻状态，右侧的读写驱动电路拉高第二字线信号wlr。因此，在写状态下，写驱动电路同时开启第一字线信号wll和第二字线信号wlr。在读状态下，写驱动电路根据第一字线控制信号dwl1和第二字线控制信号dwl2的状态轮流开启第一字线信号wll和第二字线信号wlr。

具体地，

第一时序控制模块，以片选信号lme、中断信号switch、第一写跟踪信号wstclk1、第一读跟踪信号rstclk1为输入，以第一复制字线信号rwl1、第一字线使能信号wl_en1、第一字线选择信号wcx1为输出；所述第二时序控制模块，以片选信号lme、中断信号switch、第二写跟踪信号wstclk2、第二读跟踪信号rstclk2为输入，以第二复制字线信号rwl2、第二字线使能信号wl_en2、第二字线选择信号wcx2为输出；其中，片选信号lme是片选控制信号me通过寄存器处理后的信号。

第一时序控制模块和第二时序控制模块根据流水线sram的片选状态和当前是否为先读后写操作，来决定地址译码结果的输出并控制字线信号的提前关断；同时还可以接收读跟踪信号和写跟踪信号，进行sram内部读写操作的自定时；其中，每当流水线sram先读后写操作发生时第一中断信号和第二终端信号均变为高电平。

第一时序控制模块与第二时序控制模块的电路结构相同，如图5，以第一时序控制模块为例，该模块包括：第十三pmos管p13、第十四pmos管p14、第十三nmos管n13、第十四nmos管n14、第一缓冲器buffer_1、第六反相器inv_6、第七反相器inv_7、第八反相器inv_8、第九反相器inv_9、第十反相器inv_10、第二或非门nor2_2、第三或非门nor2_3、第一与门and2_1。

其中，第十三pmos管p13的源极接工作电压vdd、栅极接第一写跟踪信号wstclk1、漏极接内部时钟信号float；第十四pmos管p14的源极接工作电压vdd、栅极接第一读跟踪信号rstclk1、漏极接内部时钟信号float；第十三nmos管n13的源极接第十四nmos管n10的漏极、第十三nmos管n13的栅极接第一外部时钟信号clk1、漏极接内部时钟信号float；第十四nmos管n14的源极接地、栅极接负极时钟信号cb、漏极接第十三nmos管n13的源极；第一缓冲器buffer_1的输入端接第一外部时钟信号clk1、输出端和第六反相器inv_6的输入端相接；第六反相器inv_6的输出端和第一与门and2_1的第一输入端相接；第七反相器inv_7的输入端接片选信号lme，输出端接第二或非门nor2_2的第一输入端；第二或非门nor2_2的第二输入端接中断信号switch，输出端接停止信号stop；第一与门and2_1的第二输入端接停止信号stop，输出端接负极时钟信号cb；第八反相器inv_8的输入端接内部时钟信号float，输出端接正极时钟控制信号lclkt；第九反相器inv_9的输入端接正极时钟控制信号lclkt，输出端接内部时钟信号float；第十反相器inv_10的输入端接正极时钟控制信号lclkt，输出端接负极时钟控制信号lclkb；第三或非门nor2_3的第一输入端接负极时钟控制信号lclkb，第二输入端接第一外部时钟信号clk1，输出端接第一字线使能信号wl_en1。

本优选实施例中，第一时序控制模块与第二时序控制模块，其中的中断switch信号在读写切换时拉高一个周期，若停止信号stop为高电位，时钟电路正常工作，负极时钟信号cb为第一外部时钟信号clk1的反信号，并且较第一外部时钟信号clk1有一段延时，每当第一外部时钟信号clk1上升沿到来时，内部时钟信号float节点电位将被拉低，float节点后接的首尾相连的反相器的作用是稳定内部时钟信号float，当第一外部时钟信号clk1被拉低时，第一字线使能信号wl_en1将被拉高，译码结果允许被输出，当第一写跟踪信号wstclk1或第一读跟踪信号rstclk1被拉低时，float节点被重新恢复为高电平，第一字线使能信号wl_en1被提前拉低，代表此时位线放电完成或存储单元内容已经被改写。若停止stop信号为低电位，即此时未被片选或本周期为先读后写操作约定的空闲周期，负极时钟信号cb电位恒为零，float节点的电位将无法被拉低，第一字线使能信号wl_en1将一直保持为低电位，存储阵列将不能被访问。

一种流水线sram运算方法，将一个外部时钟周期信号划分成三个内部时钟周期，从而将一次sram读写操作切分成三个阶段进行，包括：

第一阶段，在第一个内部时钟周期的高电平时，由地址译码器根据地址输入信号进行地址译码操作，结果分别输入至第一字线控制模块和第二字线控制模块；

第二阶段，在第一个内部时钟周期的低电平和第二个内部时钟周期时，由第一字线控制模块驱动第一字线、由第二字线控制模块驱动第二字线，使得双字线存储单元阵列模块中，第一字线信号控制第一位线信号进行放电、第二字线信号控制第二位线信号进行放电，并将第一位线的电位和第二位线的电位分别输入至第一灵敏放大器和第二灵敏放大器；

第三阶段，在第三个内部时钟周期时，再由第一灵敏放大器和第二灵敏放大器分别对第一位线的电位和第二位线的电位进行检测，将检测结果作为输出数据。

图6所示为本发明优选实施例中sram外部读操作时序图。图中原clk为传统sram进行一次读写操作的时间，其中读操作在第一个时钟周期结束时，sram将向外部总线输出一次数据，下次时钟周期循环进行此操作。而采用本发明的流水线sram后，可以利用首次操作延迟三拍的代价换取更高的工作频率。即将一次读操作sram的内部机制划分为三个主要步骤，如图中①、②和③所示：

①：地址输入(写操作数据输入) 地址译码；

②：字线驱动 位线对存储单元放电(写操作翻转存储单元并预充电)；

③：sa检测 输出驱动 位线恢复预充电(写操作无步骤③)。

以上三个步骤可在三个时钟周期中分别进行，这样除了sram第一次操作输出需要三个时钟周期的时间外，之后的操作只需要一个周期便可输出，很大程度上提高了sram的吞吐率。为了进一步优化时序，进而提高sram可工作的最高主频，允许占时较常的步骤②，即字线驱动与存储单元对大电容位线放电的时间之和侵占步骤①操作的半个周期，由于步骤②延时较长，其直接限制sram频率提升，因此步骤②的时间分配优化可以使sram的工作频率进一步提升。

图7为流水线sram的读操作时序图，时钟信号clk上升沿到来前，要保证片选信号me＝1，读写使能信号we＝0，在此之后的第三个时钟周期，经过一段tc2q的延时后会输出第一笔数据，即首次数据输出会有两个时钟周期的延迟，第一次数据输出之后的每次数据输出都只需要tc2q的延迟时间。

图8为流水线sram的写操作时序图，时钟信号clk上升沿到来前，要保证片选信号与读写使能信号均为高电平。写操作的时序跟踪电路与读操作不同，写操作耗费时间相对读操作时间短且不需要输出数据，第一次操作必须在第二次操作字线开启前完成，纵坐标wll&r1为第一次选中行的双侧字线，纵坐标wll&r2为第二次选中行的双侧字线，二者没有交叠。纵坐标pre1&2为同步的双侧位线预充控制信号。

本发明提出的一种流水线sram，相比现有技术，具有以下有益效果：

1、通过将sram一次完整的操作切分成三个步骤进行，有效地降低了sram读写操作延时；在0.6vtt25℃下，sram的最大工作频率为808mhz，相比于传统方案改善了1.91倍；

2、通过对复制位线电路的改进，有效地降低了灵敏放大器使能(senseamplifierenable，sae)延时变化，提高了电路的抗工艺偏差能力；在0.6vtt25℃下，k值为32时，sae的延时变化sigma由传统方案的821.38ps降低到了518.37ps，降低了37％。

以上具体实施方式及实施例是本发明提出的一种流水线sram技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。