存储器器件的制作方法

1.本发明实施例涉及一种存储器器件。


背景技术：

2.本公开大体上涉及标准单元布局，且确切地说，涉及在反熔丝单元的标准单元布局中于编程操作和读取操作期间减小电阻。
3.集成电路广泛用于各种应用中。设计集成电路是一个多步骤的过程。具体来说，集成电路的设计始于对集成电路所需功能的描述。根据功能说明，设计了晶体管级电路并研发了定义电路中的各种晶体管的连接性的网表(netlist)。网表可经模拟并测试以验证电路实施所需功能性以及预测操作参数。根据网表，创建电路的标准单元布局。标准单元布局包含放置来自标准单元库的标准元件且展示所述单元如何互连。反熔丝存储单元是一种类型的标准元件。然而，如今的反熔丝存储单元在其配置方式上有局限性。


技术实现要素：

4.本发明实施例提供一种存储器器件，包含具有多个反熔丝单元的反熔丝单元阵列。多个反熔丝单元中的每一个具有第一晶体管以及连接到第一晶体管的第二晶体管。第一晶体管的第一端子连接到位线，且位线是形成于第一晶体管和第二晶体管的衬底中的埋入轨。
附图说明
5.当结合附图阅读时，从以下详细描述中最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
6.图1是根据一些实施例的计算系统的实例框图。
7.图2a是根据一些实施例的反熔丝单元阵列的实例部分。
8.图2b是展示根据一些实施例的在读取操作期间图1的反熔丝单元阵列中的反熔丝单元中的电阻的实例电路图。
9.图3是根据一些实施例的具有用于位线的埋入轨的图2的反熔丝单元阵列的部分的实例半导体横截面。
10.图4是根据一些实施例的包含图2的反熔丝单元阵列的部分的反熔丝单元阵列的实例布局图。
11.图5是根据一些实施例的图4的反熔丝单元阵列的另一实例布局图。
12.图6是根据一些实施例的反熔丝单元阵列的另一部分的实例半导体横截面。
13.图7是根据一些实施例的反熔丝单元阵列的又一部分的实例半导体横截面。
具体实施方式
14.以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开内容。当然，这些组件和布置只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复附图标号和/或字母。这种重复是出于简化和清楚的目的并且本身并不指示所论述的各种实施例和/或配置之间的关系。
15.另外，本文中为易于描述，可使用例如“在
…
之下”、“在
…
下方”、“下部”、“在
…
上方”、“上部”等空间相对术语来描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相对术语意欲涵盖器件在使用或操作中的不同定向。装置可以按其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
16.现参看图1，绘示根据本公开的一些实施例的计算系统100的实例框图。计算系统100可供电路或布局设计师使用以执行电路的标准单元布局。如本文中所使用的“电路”是电子组件的互连件，所述电子组件例如电阻器、晶体管、开关、电池、电感器或配置成用于实施所需功能性的其它类型半导体器件。计算系统100包含与存储器器件110相关联的主机器件105。主机器件105可配置成从一或多个输入器件115接收输入并提供输出到一或多个输出器件120。主机器件105可配置成经由适当接口125a、接口125b以及接口125c分别与存储器器件110、输入器件115以及输出器件120通信。计算系统100可实施于各种计算器件中，所述各种计算器件例如计算机(例如台式计算机、膝上型计算机、服务器、数据中心等)、平板电脑、个人数字助理、移动器件、其它手持式或便携式器件，或适合于使用主机器件105执行标准单元布局的任何其它计算单元。
17.输入器件115可包含各种输入技术中的任一个，所述各种输入技术例如键盘、触笔、触摸屏幕、鼠标、跟踪球、小键盘、麦克风、语音识别、动作识别、远程控制器、输入端口、一或多个按钮、拨号盘、操纵杆以及与主机器件105相关联且允许外部源(例如用户(例如电路或布局设计师))键入信息(例如数据)到主机器件中并发送指令到主机器件的任何其它输入外围设备。类似地，输出器件120可包含各种输出技术，所述各种输出技术例如外部存储器、打印机、扬声器、显示器、麦克风、发光二极管、头戴式耳机、视频器件以及配置成从主机器件105接收信息(例如数据)的任何其它输出外围设备。输入到主机器件105中和/或从主机器件输出的“数据”可包含以下中的任一种：各种文本数据、电路数据、信号数据、半导体器件数据、图形数据、其组合或适合于使用计算系统100处理的其它类型的模拟和/或数字数据。
18.主机器件105包含一或多个处理单元/处理器或与一或多个处理单元/处理器相关联，所述一或多个处理单元/处理器例如中央处理单元(“central processing unit，cpu”)内核130a到中央处理单元内核130n。cpu内核130a到cpu内核130n可实施为专用集成电路(“application specific integrated circuit，asic”)、现场可编程门阵列(“field programmable gate array，fpga”)或任何其它类型的处理单元。cpu内核130a到cpu内核130n中的每一个可配置成执行指令以供用于运行主机器件105的一或多个应用。在一些实
施例中，运行一或多个应用所需的指令和数据可存储在存储器器件110内。主机器件105还可配置成将运行一或多个应用的结果存储在存储器器件110内。因此，主机器件105可配置成请求存储器器件110执行各种操作。举例来说，主机器件105可请求存储器器件110读取数据、写入数据、更新或删除数据，和/或执行管理或其它操作。可将主机器件105配置成运行的一个这类应用可以是标准单元布局应用135。标准单元布局应用135可以是可供主机器件105的用户使用以创建电路的标准单元布局的计算机辅助设计或电子设计自动化软件套件的一部分。在一些实施例中，执行或运行标准单元布局应用135所需的指令可存储在存储器器件110内。标准单元布局应用135可由cpu内核130a到cpu内核130n中的一或多个使用来自存储器器件110的与标准单元布局应用相关联的指令执行。
19.仍参看图1，存储器器件110包含配置成从存储阵列145读取数据或写入数据到存储阵列145的存储器控制器140。在一些实施例中，存储阵列145可以是一次性可编程(“one-time programmable，otp”)存储阵列。otp存储阵列是在存储器器件110断电之后保留存储于其中的数据的一种类型的非易失性存储器。在一些实施例中，otp存储阵列可包含多个反熔丝单元，所述多个反熔丝单元中的每一个可配置成存储一或多个数据位，如下文中进一步描述。在一些实施例中，存储阵列145可另外包括其它类型的易失性和/或非易失性存储器。举例来说，在一些实施例中，存储阵列145还可包含nand快闪存储器内核、nor快闪存储器内核、静态随机存取存储器(static random access memory，sram)内核、动态随机存取存储器(dynamic random access memory，dram)内核、磁阻式随机存取存储器(magnetoresistive random access memory，mram)内核、相变存储器(phase change memory，pcm)内核、电阻性随机存取存储器(resistive random access memory，reram)内核、3d xpoint存储器内核、铁电随机存取存储器(ferroelectric random-access memory，feram)内核以及适合于在存储阵列内使用的其它类型的存储器内核。一般来说，存储阵列145可包含以下中的任一种：各种随机存取存储器(random access memory，ram)、只读存储器(read-only memory，rom)、可编程rom(programmable rom，prom)、可擦除prom(erasable prom，eprom)、电eprom(electrically eprom，eeprom)、硬盘驱动器、闪存驱动器、存储器带、云存储器或适合于执行本文中所描述的操作的主要存储器和/或辅助存储器的任何组合。
20.存储阵列145内的存储器可单独地及独立地由存储器控制器140控制。换句话说，存储器控制器140可配置成单独地及独立地与存储阵列145内的每一存储器通信。通过与存储阵列145通信，存储器控制器140可配置成响应于从主机器件105接收的指令而从存储阵列读取数据或写入数据到存储阵列。尽管示出为存储器器件110的一部分，但在一些实施例中，存储器控制器140可以是主机器件105的一部分或计算系统100的另一组件的一部分且与存储器器件相关联。存储器控制器140可实施为软件、硬件、固件或其组合中的逻辑电路以执行本文中所描述的功能。举例来说，在一些实施例中，存储器控制器140可配置成在从主机器件105接收请求后检索存储于存储器器件110的存储阵列145中的与标准单元布局应用135相关联的指令。
21.应了解，图1中仅绘示并描述计算系统100的一些组件。然而，计算系统100可包含其它组件，例如各种电池和电源、网络接口、路由器、开关、外部存储器系统、控制器等。一般来说，计算系统100可包含执行本文中所描述的功能需要或被认为合乎需要的各种硬件、软
件和/或固件组件中的任一个。类似地，包含存储器控制器140和存储阵列145的主机器件105、输入器件115、输出器件120以及存储器器件110可包含被认为执行本文中所描述的功能必需或合乎需要的其它硬件、软件和/或固件组件。
22.转而参看图2a，绘示根据本公开的一些实施例的实例反熔丝单元阵列200。反熔丝单元阵列200包含第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220。在一些实施例中且如所示出，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个包含两个晶体管。因此，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个是2t单元配置。在一些实施例中，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的一或多个可包含单个晶体管或大于两个晶体管。另外，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个可配置成存储一个数据位或多个数据位(multiple bits of data)。另外，尽管已在反熔丝单元阵列200中绘示在单个行中延伸的四个反熔丝单元(例如第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220)，但在一些实施例中，反熔丝单元阵列的单个行(在x方向上延伸)中可包含多于或少于四个单元。另外，虽然图2a中未示出，当反熔丝单元阵列200也可包含在y方向上延伸的反熔丝单元。
23.此外，尽管第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个已示出为n型晶体管，但在一些实施例中，第一反熔丝单元、第二反熔丝单元、第三反熔丝单元以及第四反熔丝单元中的一或多个可以是p型晶体管。第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220各自包含分别配置成存储一或多个数据位的程序晶体管(program transsitor)225a、程序晶体管225b、程序晶体管225c以及程序晶体管225d，以及分别配置成便于读取存储在相关联程序晶体管中的一或多个数据位的读取晶体管(read transsitor)230a、读取晶体管230b、读取晶体管230c以及读取晶体管230d。第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个的读取晶体管230a到读取晶体管230d的源极或漏极端子连接到位线235。因此，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个包含程序晶体管(例如程序晶体管225a到程序晶体管225d)和读取晶体管(例如读取晶体管230a到读取晶体管230d)且共用位线235。
24.另外，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个的程序晶体管225a到程序晶体管225d的栅极端子连接到程序字线。因此，第一反熔丝单元205的程序晶体管225a连接到程序字线wlp0(240a)，第二反熔丝单元210的程序晶体管225b连接到程序字线wlp1(240b)，第三反熔丝单元215的程序晶体管225c连接到程序字线wlp2(240c)，且第四反熔丝单元220的程序晶体管225d连接到程序字线wlp3(240d)。程序字线240a到程序字线240d中的每一个可用以在编程电压水平下施加编程电压以编程程序晶体管225a到程序晶体管225d中的相关联的一个程序晶体管。程序字线240a到程序字线240d中的每一个还可用以在读取电压水平下施加读取电压以读取存储在程序晶体管225a到程序晶体管225d中的相关联的一个程序晶体管中的数据。
25.为编程程序晶体管225a中的一或多个位，编程电压水平下的编程电压可施加在程序字线240a处且参考电压可施加在位线235处。编程电压与参考电压之间的差可产生跨程
序晶体管225a的介电半导体层的电场。电场可足够大以持续改变(例如击穿(break down))程序晶体管225a的介电半导体层，由此减小介电半导体层的电阻且编程程序晶体管中的数据位。程序晶体管225b到程序晶体管225d可类似地经由其程序字线240b到程序字线240d中的相应的一个程序字线来进行编程。读取晶体管230a到读取晶体管230d可在编程操作期间关断。
26.类似地，第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个的读取晶体管230a到读取晶体管230d的栅极端子连接到读取字线wlr。举例来说，第一反熔丝单元205的读取晶体管230a连接到读取字线wlr0(245a)，第二反熔丝单元210的读取晶体管230b连接到读取字线wlr1(245b)，第三反熔丝单元215的读取晶体管230c连接到读取字线wlr2(245c)，且第四反熔丝单元220的读取晶体管230d连接到读取字线wlr3(245d)。读取字线245a到读取字线245d中的每一个可用以施加足够电压以接通读取晶体管230a到读取晶体管230d中的相关联的一个读取晶体管，以供用于读取存储在程序晶体管225a到程序晶体管225d中的相关联的一个程序晶体管中的数据。
27.为读取存储在程序晶体管225a到程序晶体管225d内的数据，可分别接通读取晶体管230a到读取晶体管230d中的相关联的一个读取晶体管，且可经由程序字线240a到程序字线240d中的相应的一个程序字线施加相应读取电压。举例来说，为读取存储在程序晶体管225a中的数据，可对读取字线245a施加足够电压以接通读取晶体管230a，读取电压水平下的读取电压可施加在程序字线240a处，且可对位线235施加参考电压。读取电压与参考电压之间的差创建跨程序晶体管225a的介电半导体层的电场。电场足够小以避免持续改变介电半导体层，但足够大以产生流经已接通的读取晶体管230a的读取电流。读取电流流经位线235且由连接到位线的感测放大器(未绘示)感测以读取存储在程序晶体管225a内的位(bit(s))。读取电流的幅值(magnitude)和极性(polarity)可取决于相对于施加于位线235上的参考电压的施加在程序字线240a处的读取电压的幅值和极性以及下文所论述的一或多个电阻。类似地，存储在程序晶体管225b到程序晶体管225d中的数据可分别经由读取晶体管230b到读取晶体管230d中的相关联的一个读取晶体管以及位线235而读取。
28.转而参看图2b，绘示实例电路图250，其示出根据本公开的一些实施例的可影响在读取操作期间流经反熔丝单元的读取电流的各种电阻。仅出于解释的目的，电路图250解释相对于在读取操作期间流经第一反熔丝单元205的读取电流的各种电阻。因此，如上文所指出，在读取操作期间，读取电压施加在程序字线240a处，用以接通读取晶体管230a的足够电压施加在读取字线245a处，且参考电压施加在位线235处以使得读取电流255流动。第一反熔丝单元205中的读取电流255的幅值可取决于读取电流路径中遇到的各种电阻。举例来说，读取电流255可取决于rmo/vg电阻260a、rmg电阻260b、rcell电阻260c以及rbl电阻260d。因此，可如下给出读取电流255的路径中的整体电阻：
29.r＝rmo/vg rmg rcell rbl
30.rmo/vg电阻260a是多晶硅区与有源区或导电区之间的内连线层中的电阻，所述多晶硅区中形成有第一反熔丝单元205的栅极端子，且所述多晶硅区连接到所述有源区或导电区。在一些实施例中，有源区或导电区可以是平面晶体管或鳍式场效应晶体管(fin field-effect transistor，finfet)的n型有源区域或p型有源区域。更具体来说，第一反熔丝单元205的程序晶体管225a的栅极端子可在制造期间形成在多晶硅半导体区中，且多晶
硅区可经由内连线层(例如金属0、金属1等)和通孔连接到有源区或导电区以形成有源区或导电区与多晶硅区之间的电连接。程序字线240a处的读取电压(以及编程电压)可经由所述有源区或导电区施加。导电路径中的电阻在本文中称为rmo/vg电阻260a。
31.rmg电阻260b是多晶硅区与程序晶体管225a之间的电阻，而rcell电阻260c是程序晶体管225a内被编程的位的电阻。rbl电阻260d是与位线235相关联的电阻。举例来说，位线235可经由内连线层与另一有源区或导电区互连以提供导电路径。所述内连线层/导电路径中的电阻可由rbl电阻260d给出。因此，在读取操作中，为读取存储在程序晶体管225a内的位，程序字线240a基于rmo/vg电阻260a、rmg电阻260b、rcell电阻260c以及rbl电阻260d的值而使得读取电流255流动。rmo/vg电阻260a、rmg电阻260b、rcell电阻260c以及rbl电阻260d越高，读取电流255越低。
32.因此，在各种实施例中，本公开提供一种用以减小整体电阻(例如rmo/vg电阻260a、rmg电阻260b、rcell电阻260c以及rbl电阻260d的总和)以增大读取电流255的机制。具体来说，在各种实施例中，本公开提供一种用以通过消除或实质上消除rmg电阻260b来减小读取电流255的路径中的整体电阻的机制。通过消除或实质上消除rmg电阻260b，整体电阻(例如rmo/vg电阻260a、rmg电阻260b、rcell电阻260c以及rbl电阻260d的总和)可减小，由此增大流经第一反熔丝单元205的读取电流255。另外，如上文所指出，在读取操作期间，足够电压可施加于读取字线245a上以接通读取晶体管230a并允许读取电流255通过其流动。可经由rwlrg电阻260e在读取晶体管230a处接收到读取字线245a。由于读取电流255的路径不包含rwlrg电阻260e，所以rwlrg电阻不影响读取电流。
33.尽管已相对于读取电流255阐述以上实例，但通过消除或实质上消除rmg电阻260b，可也增大在编程操作期间流经第一反熔丝单元205的编程电流。应了解，虽然已相对于第一反熔丝单元205阐述电路图250，但电路图类似地适用于流经第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220的读取电流和编程电流。
34.参看图3，绘示根据本公开的一些实施例的反熔丝单元阵列200的实例半导体层横截面300。横截面300绘示其中形成第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220的衬底305。第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的每一个的程序晶体管225a到程序晶体管225d以及读取晶体管230a到读取晶体管230d的源极端子和漏极端子形成在有源区中。有源区可以是一或多个三维场效应晶体管(例如finfet、环绕栅极(gate-all-around，gaa)晶体管)的鳍形区，或一或多个平面金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect-transistor，mosfet)的氧化物定义(oxide-definition，od)区，使得有源区可用作相应晶体管的源极特征或漏极特征。有源区可沿着单元行方向(例如x方向)延伸。
35.因此，第一反熔丝单元205的源极端子和漏极端子可形成在有源区310a中，第二反熔丝单元210的源极端子和漏极端子可形成在有源区310b中，第三反熔丝单元215的源极端子和漏极端子可形成在有源区310c中，且第四反熔丝单元220的源极端子和漏极端子可形成在有源区310d中。在一些实施例中，有源区310a、有源区310b、有源区310c以及有源区310d中的一或多个可组合到一起。举例来说，在一些实施例中，有源区310b和有源区310c可组合到一起。
36.另外，分别连接到第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215
以及第四反熔丝单元220中的每一个的程序晶体管225a到程序晶体管225d中的相应一个程序晶体管的栅极端子的程序字线240a到程序字线240d可经由内连线层315a到内连线层315d(例如金属1层)连接到有源区(未绘示)。尽管未绘示，但读取晶体管230a到读取晶体管230d中的相应一个读取晶体管的栅极端子还可经由内连线层连接到有源区(未绘示)，所述内连线层可与内连线层315a到内连线层315d相同或不同。
37.另外，位线235可形成于衬底305内作为埋入轨。在常规机制中，位线235形成为上覆于实体的集成电路器件。举例来说，在常规机制中，位线235可在例如金属0层处形成(例如在y方向上)在第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220上方(例如上覆于程序晶体管225a到程序晶体管225d并位于读取晶体管230a到读取晶体管230d上方)。当位线235形成在第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220上方时，流经反熔丝单元中的每一个的读取电流255受上文所论述的rmo/vg电阻260a、rmg电阻260b、rcell电阻260c以及rbl电阻260d的总和限制。然而，通过在衬底305内埋入位线235作为埋入轨并使位线形成(例如在y方向上)为位于第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220的有源区310a到有源区310d之下，可消除或实质上消除rmg电阻260b。
38.因此，位线235可形成在距衬底305的底表面325第一高度处。有源区310a到有源区310b可形成在距衬底305的底表面325第二高度处。通过使位线235形成在有源区310a到有源区310d下方(例如位于那些有源区之下)，如从衬底305的底表面325所测量的第一高度小于如从衬底的底表面所测量的第二高度。
39.埋入在衬底305内的位线235可经由有源区310a到有源区310d连接到读取晶体管230a到读取晶体管230d的源极/漏极端子，读取晶体管的源极/漏极端子(例如连接到位线的端子)形成在所述有源区310a到有源区310d中。在一些实施例中，埋入在衬底305内的位线235可经由金属覆氧化物层(metal over oxide layer)320a到金属覆氧化物层320c连接到有源区310a到有源区310d中的适当一个有源区。具体来说，位线235可经由金属覆氧化物层320a连接到读取晶体管230a的源极端子或漏极端子，同时位线235可经由金属覆氧化物层320b连接到读取晶体管230b和读取晶体管230c(其共用有源区310b、有源区310c)的源极端子或漏极端子，且位线235可经由金属覆氧化物层320c连接到读取晶体管230d。尽管读取晶体管230b和读取晶体管230c已示出为共用金属覆氧化物层320b，但在一些实施例中，可针对那些读取晶体管中的每一个使用单独金属覆氧化物层。金属覆氧化物层320a到金属覆氧化物层320c可提供位线235与有源区310a到有源区310d之间的电连接。在一些实施例中，可使用适合于提供位线235与有源区310a到有源区310d之间的导电路径的另一类型的连接。
40.通过将位线235埋入到衬底305中作为埋入轨以及通过提供埋入轨与有源区310a到有源区310d(其中形成连接到位线的读取晶体管230a到读取晶体管230d的源极端子或漏极端子)之间的电连接，可从读取电流255的路径消除或实质上消除rmg电阻260b。具体来说，因为位线235连接到有源区310a到有源区310d，所以在读取操作或编程操作期间的特定反熔丝单元的程序字线240a到程序字线240d上的读取电压或编程电压可从其上形成有程序字线的有源区直接施加到位线所连接的有源区。因此，位线235可绕过多晶硅区与反熔丝单元的程序晶体管之间的长度，由此消除rmg电阻260b。使用经埋入的位线235的读取电流
255(或编程电流)的路径中的整体电阻可给出为：
41.r＝rmo/vg rcell rbl
42.因此，通过在衬底305内埋入位线235，在读取操作期间流经反熔丝单元的读取电流255可增大。类似地，因为rmg电阻260b在编程操作期间也有助于整体电阻，所以通过在衬底305内埋入位线235，可从编程操作中消除rmg电阻。因此，可通过埋入位线235来增强读取性能和编程性能两者。另外，通过在衬底305内埋入位线235，在读取操作期间感测读取电流255的感测放大器可易于在连续读取操作之间作出区分，这是因为在读取操作期间流动的读取电流255(例如ion电流)与读取操作之间流动的电流(例如ioff电流)之间的差可能较大。
43.现参看图4，绘示根据本公开的一些实施例的反熔丝单元阵列的实例布局图400。布局图400绘示十二个反熔丝单元，其中每一行中有六个反熔丝单元。因此，布局图400绘示第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c、第四反熔丝单元405d、第五反熔丝单元405e、第六反熔丝单元405f、第七反熔丝单元405g、第八反熔丝单元405h、第九反熔丝单元405i、第十反熔丝单元405j、第十一反熔丝单元405k以及第十二反熔丝单元405l的布局。尽管布局图400中绘示十二个反熔丝单元，但应了解，布局图被创建所根据的反熔丝阵列中的反熔丝单元的数目可在其它实施例中发生变化。可认为第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c、第四反熔丝单元405d、第五反熔丝单元405e、第六反熔丝单元405f、第七反熔丝单元405g、第八反熔丝单元405h、第九反熔丝单元405i、第十反熔丝单元405j、第十一反熔丝单元405k以及第十二反熔丝单元405l中的每一个反熔丝单元类似于上文所论述的第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220中的一个反熔丝单元。
44.为便于解释，以下布局图400的描述是关于第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d。然而，以下描述也适用于第五反熔丝单元405e、第六反熔丝单元405f、第七反熔丝单元405g、第八反熔丝单元405h、第九反熔丝单元405i、第十反熔丝单元405j、第十一反熔丝单元405k以及第十二反熔丝单元405l。为了进一步便于解释，认为第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d分别类似于上文所论述的第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220。
45.因此，第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d中的每一个反熔丝单元共用位线410。可认为位线410类似于位线235。另外，位线410可以是类似于位线235的埋入轨。因此，位线410可形成于衬底(例如衬底305)内且位于所述位线连接到的读取晶体管的源极/漏极端子的有源区之下。位线410可经由金属覆氧化物层连接到第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d的读取晶体管。举例来说，位线410可经由通孔420a和金属覆氧化物层425a连接到有源区415a。类似地，位线410可经由通孔420b和金属覆氧化物层425b连接到有源区415b，同时位线可经由通孔420c和金属覆氧化物层425c连接到有源区415c。有源区415a可以是其中形成有第一反熔丝单元405a的读取晶体管的源极端子或漏极端子(连接到位线410的任一者)的区。有源区415b可以是其中形成有第二反熔丝单元405b和第三反熔丝单元405c的读取晶体管的源极端子或漏极端子(连接到位线410的任一者)的区。因此，第二
反熔丝单元405b和第三反熔丝单元405c共用有源区415b。有源区415c可以是其中形成有第四反熔丝单元405d和第五反熔丝单元405e的读取晶体管的源极端子或漏极端子(连接到位线410的任一者)的区，等等。因此，借助于通孔420a到通孔420c以及金属覆氧化物层425a到金属覆氧化物层425c，位线410连接到第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d。
46.布局图400还示出对应于第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d的读取晶体管和程序晶体管的栅极端子的多晶硅区。具体来说，布局图400绘示与第一反熔丝单元405a的读取晶体管相关联的多晶硅区430a、与第二反熔丝单元405b的读取晶体管相关联的多晶硅区430b、与第三反熔丝单元405c的读取晶体管相关联的多晶硅区430c以及与第四反熔丝单元405d的读取晶体管相关联的多晶硅区430d。类似地，布局图400包含与第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d的程序晶体管分别相关联的多晶硅区435a到多晶硅区435d。多晶硅区430a到多晶硅区430d以及多晶硅区435a到多晶硅区435d中的每一个经由通孔440和内连线层(例如金属0层)445连接到有源区(未绘示)。
47.另外，在一些实施例中，第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d可经由位线410彼此连接，使得通过那些反熔丝单元的电流可如箭头450由所示而流动。在一些实施例中，如下文所论述，金属覆氧化物层425a到金属覆氧化物层425c可使用内连线层彼此连接，以在反熔丝单元阵列的相同行中连接各种反熔丝单元。
48.转而参看图5，绘示根据本公开的一些实施例的反熔丝单元阵列的实例布局图500。布局图500包含位于反熔丝单元阵列515的布局侧面的第一保护块505和第二保护块510。反熔丝单元阵列515的布局图与布局图400相同，并因此并不再次描述。第一保护块505和第二保护块510可用以保护反熔丝单元阵列515。第一保护块505和第二保护块510可设置为沿着反熔丝单元阵列515的边缘或边界。另外，第一保护块505在竖直或实质上竖直方向上延伸，所述竖直方向在y方向上延伸，而第二保护块510在水平或实质上水平方向上延伸，所述水平方向在x方向上延伸。尽管第一保护块505和第二保护块510已绘示于反熔丝单元阵列515的两个边缘上，但在一些实施例中，第一保护块505和/或第二保护块510也可设置于反熔丝单元阵列的其余边缘或边界上。
49.在一些实施例中，第一保护块505和第二保护块510中的每一个可包含一或多个有源区和一或多个虚拟多晶硅区。一般来说，第一保护块505可包含用于反熔丝单元阵列的每一行的至少一个有源区。反熔丝单元阵列515的行在x方向上延伸，而反熔丝单元阵列的列在y方向上延伸。在一些实施例中，第一保护块505可包含第一有源区520和第二有源区525。第一有源区520的高度(例如在y方向上)可与反熔丝单元阵列515中的相同行中的反熔丝单元的有源区的高度相同或类似。举例来说，在一些实施例中，第一有源区520的高度可与有源区415a到有源区415c中的一个的高度相同。类似地，第二有源区525的高度可与反熔丝单元阵列515中的处于与第二有源区相同的行中的反熔丝单元的至少一个有源区的高度相同。在一些实施例中，第一保护块505还可包含具有与第二保护块510中的至少一个有源区相同或类似的高度的第三有源区530。此外，第一有源区520、第二有源区525或第三有源区530中的一或多个有源区可连接到接地或保持浮动。
50.第一保护块505还可包含至少一个虚拟多晶硅区。举例来说，如图5中所示出，在一些实施例中，第一保护块505可包含三个多晶硅区540。在一些实施例中，第一保护块505可包含多于或少于三个多晶硅区。因为多晶硅区540是虚拟的，所以那些多晶硅区不必连接到任何有源区。
51.第二保护块510还可包含多个有源区。在一些实施例中，第二保护块510的有源区中的一或多个的高度(例如在y方向上)可与第一有源区520或第二有源区525的高度相同或类似。在其它实施例中，第二保护块510的有源区中的一或多个的高度可不同于第一保护块505的有源区的高度。另外，第二保护块510的有源区的宽度(例如在x方向上)可发生变化且可基于位(bits)的数目。举例来说，在一些实施例中，第二保护块510的有源区在x方向上可以是一个位宽。在其它实施例中，第二保护块510的有源区可大于一个位宽。具体来说，假定第一反熔丝单元405a、第二反熔丝单元405b、第三反熔丝单元405c以及第四反熔丝单元405d中的每一个反熔丝单元各自存储一个数据位，那么有源区415a对应于存储一个位，且有源区415b和有源区415c各自对应于存储两个位。因此，当第二保护块510的有源区是一个位宽时，有源区可具有与有源区415a在x方向上的宽度相同或类似的宽度。举例来说，有源区535和有源区538各自为一个位宽。另一方面，有源区545是四个位宽，这是因为有源区跨越四个位(例如有源区415b和有源区415c)。
52.现转而参看图6和图7，分别绘示根据本公开的一些实施例的实例半导体层横截面600和半导体层横截面700。半导体层横截面600和半导体层横截面700类似于半导体层横截面300，其中半导体层横截面600和半导体层横截面700中的每一个也包含位线235，其是衬底305内的埋入轨且经由金属覆氧化物层320a到金属覆氧化物层320c连接到第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220。然而，半导体层横截面600和半导体层横截面700还绘示出位线235与第一反熔丝单元205、第二反熔丝单元210、第三反熔丝单元215以及第四反熔丝单元220的字线之间的内连线。
53.举例来说，在一些实施例中且如图6中所示出，位线235可经由金属覆氧化物层320a到金属覆氧化物层320c连接到内连线层605(例如金属1层)，读取字线和程序字线连接到所述内连线层605。另外，内连线层(例如金属2层)610可用以连接金属覆氧化物层320a到金属覆氧化物层320c。在一些实施例中且如图7中所示出，位线235的末端处的单独金属覆氧化物层705可用以将位线235连接到读取字线和程序字线。金属覆氧化物层705可连接到更高内连线层710(例如金属2层)以连接金属覆氧化物层320a到金属覆氧化物层320c。
54.因此，通过在衬底内(例如在反熔丝单元的有源区下方)埋入位线作为埋入轨，在各种实施例中，本公开提供一种用以减小读取操作和程序操作期间的整体电阻的机制，由此增强读取操作和程序操作的性能。尽管在本公开中位线论述为经直埋，但在各种实施例中，可直埋字线中的一或多个来替代或补充位线。另外，尽管已相对于反熔丝单元论述本公开，但在一些实施例中，在其它类型的存储器中同样可直埋位线以如本文所论述减小电阻。
55.根据本公开的一些方面，公开一种存储器器件。存储器器件包含具有多个反熔丝单元的反熔丝单元阵列，所述多个反熔丝单元中的每一个具有第一晶体管以及连接到第一晶体管的第二晶体管。第一晶体管的第一端子连接到位线，且位线是形成于第一晶体管和第二晶体管的衬底中的埋入轨。
56.根据本公开的一些实施例，所述位线连接到所述第一端子的有源区。根据本公开
的一些实施例，所述位线经由金属覆氧化物层连接到所述有源区。根据本公开的一些实施例，所述多个反熔丝单元中的第一反熔丝单元的所述金属覆氧化物层经由内连线层连接到所述多个反熔丝单元中的第二反熔丝单元的所述金属覆氧化物层。根据本公开的一些实施例，所述位线包括所述位线的第一末端处的第一边缘金属覆氧化物层以及所述位线的第二末端处的第二边缘金属覆氧化物层，且其中所述第一边缘金属覆氧化物层经由内连线层连接到第二金属覆氧化物层。根据本公开的一些实施例，所述的存储器器件进一步包括沿着所述反熔丝单元阵列的第一边缘在第一方向上延伸的第一保护块以及沿着所述反熔丝单元阵列的第二边缘在第二方向上延伸的第二保护块。根据本公开的一些实施例，所述第二方向垂直于所述第一方向。根据本公开的一些实施例，所述第一保护块包括多个第一有源区且所述第二保护块包括多个第二有源区。根据本公开的一些实施例，所述多个第一有源区中的第一个在所述第一方向上的高度与布置在与所述多个第一有源区中的所述第一个相同的行中的所述多个反熔丝单元中的一个的有源区的所述高度实质上相同，其中所述行在所述第二方向上延伸。根据本公开的一些实施例，所述多个第二有源区中的至少一个在所述第二方向上的宽度与配置成存储一个位的所述多个反熔丝单元中的一个的有源区的所述宽度实质上相同。根据本公开的一些实施例，所述多个第二有源区中的至少一个在所述第二方向上的宽度大于配置成存储一个位的所述多个反熔丝单元中的一个的有源区的所述宽度。根据本公开的一些实施例，所述第一保护块包括浮动或连接到接地的多个虚拟多晶硅区。根据本公开的一些实施例，所述多个虚拟多晶硅区包括至少三个虚拟多晶硅区。
57.根据本公开的一些其它方面，公开存储单元。存储单元包含具有第一端子、第二端子以及第三端子的第一晶体管，和具有第四端子、第五端子以及第六端子的第二晶体管。第一晶体管的第一端子连接到位线且第一晶体管的第二端子连接到第二晶体管的第四端子，第一晶体管的第三端子连接到读取字线，且第二晶体管的第六端子连接到程序字线。第一端子、第二端子、第四端子以及第五端子形成在距第一晶体管和第二晶体管的衬底的底表面第一高度的有源区中，且位线是形成在距衬底的底表面第二高度处的埋入轨，所述第一高度大于所述第二高度。
58.根据本公开的一些实施例，所述第一晶体管和所述第二晶体管中的每一个是n型晶体管或p型晶体管。根据本公开的一些实施例，所述位线连接到所述有源区。根据本公开的一些实施例，所述位线经由金属覆氧化物层连接到所述有源区。
59.根据本公开的其它方面，公开一种产生布局图的方法。所述方法包含：经由第一内连线将第一反熔丝单元的第一晶体管的第一栅极区连接到第一导电区以形成读取字线；经由第二内连线将第一反熔丝单元的第二晶体管的第二栅极区连接到第二导电区以形成程序字线；以及将第一晶体管的第一端子和第二端子连接到有源区。方法还包含将位线设置成位于有源区、第一内连线以及第二内连线之下，且经由第一金属覆氧化物层将位线连接到有源区。
60.根据本公开的一些实施例，所述第一内连线和所述第二内连线是金属零或大于零内连线层的部分。根据本公开的一些实施例，所述的产生布局图的方法进一步包括经由第三内连线层将所述第一金属覆氧化物层连接到第二反熔丝单元的第二金属氧化物层。
61.前文概述若干实施例的特征来使所属领域的技术人员可更好地理解本公开内容的各个方面。所属领域的技术人员应了解，其可很容易地将本公开用作设计或修改用于实
现本文引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，这些等效构造并不脱离本公开的精神和范围，且所属领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。