一种物理不可克隆函数电路及其操作方法与流程

1.本发明属于电路设计领域，更具体地，涉及一种物理不可克隆函数电路及其操作方法。


背景技术：

2.随着电子技术和物联网(iot)的快速发展，硬件终端的安全性越来越受到关注，现在加密算法和终端存在计算能力差，资源受限等问题；而且传统加密算法得到的密钥都能够很轻易的被第三方侵入并且篡改，极易被侵入式攻击导致密码的破解，使得设备的安全性能无法得到保障，从而需要更加高级别的安全应用且保证密钥的不可预测和唯一的随机熵源，能够安全可靠的进行存储，所以提出了物理不可克隆函数的概念。
3.物理不可克隆函数(physical unclonable functions，puf)在实际意义上就是硬件的指纹，通过相同的激励给到不同的puf单元上会得到唯一的响应。这也使得puf成为了当前硬件安全性的热门研究。其中puf利用了物理器件在工艺制作过程中无法避免的工艺偏差以及自身的物理特性而产生的唯一性标识作为密钥提取的熵源，它具有唯一性、随机性、不可克隆性。基于氧化物的忆阻器是一种新兴的非易失性存储器(nvm)，由于氧空位的产生和迁移的随机开关机制，使得它在电阻值分布上具有很大的差异性，这为nvm的设计增加了重大的设计挑战。但是硬件安全的应用程序通常包含真正的随机变化，可以利用忆阻器的可变性来设计物理不可克隆函数，氧空位的随机开关机制可以作为很好的熵源。上述的可变性是由于两金属电极间含氧空位构成的导电细丝产生的随机性而变化，其中导电细丝可进行可逆的断裂和生长。
4.当下忆阻器相关的puf设计都是利用激励(challenge)输入作为忆阻器的单元地址的选择，选中两个忆阻器单元进行电流的读取对比，具体为地址选中的忆阻器单元的r1和r2，对流过两个单元的读出电流i1和i2进行比较，通过最后的比较放大电路输出两个电流之间的比较结果。若需要得到n位就操作n次上述操作，属于一种典型的强puf的设计，拥有较多的相应对(challenge response pairs，crps)，但是在操作过程中，无法避免串扰电流的影响，这就在很大程度上增大了误码率，使得响应结果不符合理论值，进而出现hd偏“1”或“0”的现象。而且在地址选择的过程中未选择单元都是输入低电平或者接地，这使得功耗在一定程度上会增大，因此需要一种功耗更低、输出更加准确、实用性更好的puf电路结构。


技术实现要素：

5.针对现有技术的以上缺陷或改进需求，本发明提供一种物理不可克隆函数电路及其操作方法，用以解决现有技术中由于存在串扰电流的影响而导致响应结果的准确度较低的技术问题。
6.为了实现上述目的，第一方面，本发明提供了一种物理不可克隆函数电路，包括：控制模块、忆阻器阵列和比较放大电路；
7.控制模块分别与忆阻器阵列的各字线和位线相连；忆阻器阵列的源线与比较放大电路的第一输入端相连，比较放大电路的第二输入端接入参考电压v
ref
；
8.控制模块用于基于外部输入的激励信号选中忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元；将忆阻器阵列的第i行导通，并在忆阻器阵列的第j列上施加高电平信号，忆阻器阵列的第j 1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，忆阻器阵列第i行所在的源线输出即为串联电路中间分压点处的分压信号；其中，i＝0,1,2,...m
‑
1；j＝0,1,2,...n
‑
1；m为忆阻器阵列的行数，n为忆阻器阵列的列数；
9.比较放大电路用于比较分压信号与参考电压v
ref
的大小，得到响应信号。
10.进一步优选地，控制模块包括：逻辑控制单元、字线译码器、位线译码器和晶体管开关阵列；
11.逻辑控制单元的输出端分别与字线译码器的输入端、位线译码器的输入端、晶体管开关阵列的输入端和比较放大电路的使能端相连；字线译码器的输出端与忆阻器阵列的各字线相连，位线译码器的输出端与晶体管开关阵列的使能端相连；晶体管开关阵列的输出端与忆阻器阵列的各位线相连；晶体管开关阵列中的晶体管数量与忆阻器阵列的列数相同，晶体管开关阵列中每个晶体管的输出端与忆阻器阵列中的每条位线一一对应相连；
12.逻辑控制单元用于控制字线译码器对激励信号中的行地址信息进行译码，得到忆阻器阵列的行选中地址，以确定忆阻器阵列的选中行i，并将选中行i上的忆阻器单元导通；
13.控制位线译码器对外部激励中的列地址信息进行译码，得到忆阻器阵列的列选中地址，以确定忆阻器阵列的选中列j和选中列j 1；控制晶体管开关阵列打开对应的晶体管开关，以使选中列j所在的位线接收高电平信号，选中列j 1所在的位线接收低电平信号，从而使所选中的第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元导通并构成串联电路进行分压操作，未选中的忆阻器单元全部置为未导通状态。
14.进一步优选地，晶体管开关阵列中的晶体管为nmos管，其栅极为晶体管的使能端，漏极为晶体管的输入端，源极为晶体管的输出端。
15.进一步优选地，比较放大电路为灵敏放大器。
16.进一步优选地，将忆阻器阵列中每个忆阻器单元经过forming和reset操作之后的高阻态所形成的随机阻值分布作为puf密钥的熵源。
17.进一步优选地，若分压信号小于参考值v
ref
，则响应信号为“0”；否则，响应信号为“1”。
18.进一步优选地，忆阻器阵列的各源线连接在同一条总线上，并通过该总线与比较放大电路的第一输入端相连；
19.上述参考电压v
ref
为忆阻器阵列中所有忆阻器均呈高阻态状态时，所有忆阻器单元电压值的中位数。
20.进一步优选地，比较放大电路的个数与忆阻器阵列的行数相同；每个比较放大电路的第一输入端与忆阻器阵列中的每条源线一一对应相连；
21.各比较放大电路所接入的参考电压v
ref
为与该比较放大电路对应相连的源线上的所有忆阻器均呈高阻态状态时，该源线上所有忆阻器单元电压值的中位数。
22.第二方面，本发明提出了一种第一方面所述物理不可克隆函数电路的操作方法，
包括以下步骤：
23.s1、基于外部输入的激励信号选中忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元；将忆阻器阵列的第i行导通，并在忆阻器阵列的第j列上施加高电平信号，忆阻器阵列的第j 1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，忆阻器阵列第i行所在的源线输出即为串联电路中间分压点处的分压信号；其中，i＝0,1,2,...m
‑
1；j＝0,1,2,...n
‑
1；m为忆阻器阵列的行数，n为忆阻器阵列的列数；
24.s2、比较分压信号与参考电压v
ref
的大小，得到响应信号。
25.进一步优选地，每输入一次激励信号，得到1位响应信号；分别输入n次激励信号，得到n个响应信号，构成n位响应信号；其中，n为正整数。
26.总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：
27.1、本发明提供了一种物理不可克隆函数电路，每次选通两个相邻的忆阻器单元分别施加高电平信号和低电平信号，而其他未选通的忆阻器单元被悬空，从而使所选中的忆阻器单元构成串联电路进行分压操作；本发明通过比较分压信号与参考电压的大小读取响应信号，不会受到串扰电流的影响，响应结果的准确度较高，最终读出的数据也更稳定。
28.2、本发明所提供的物理不可克隆函数电路，通过位译码器进行选址，位译码器每次选通两个相邻的忆阻器单元，其他未选通的单元处于悬空状态无激励信号施加的状态，从而使得物理不可克隆函数电路在工作期间可以达到更低的功耗。
29.3、本发明所提供的物理不可克隆函数电路包括晶体管开关阵列，通过晶体管开关阵列的设计可以控制选中单元与未选中单元的开关情况，选址后逻辑控制单元控制晶体管开关阵列的使能端，且选中的忆阻器单元的两个位线端分别接收到高、低电平，未选中的忆阻器存储单元全部置于未导通状态，使得选中的忆阻器单元形成串联电路进行分压操作，不会受到串扰电流的影响，很大程度上降低了误码率。
30.4、本发明所提供的物理不可克隆函数电路，忆阻器阵列的各源线可连接在同一条总线上，并通过该总线与比较放大电路的第一输入端相连，从而可以实现共用sl源线进行读操作，避免使用更多的灵敏放大器占据电路设计面积。
31.5、本发明所提供的物理不可克隆函数电路的读次数由激励信号的写次数所决定，单次操作的读取值为1bit，当需要取得n位的读取值时，需要进行n次的写操作，而在n次的写操作中可以得到n个挑战响应对，从而在很大程度上扩展了响应位不可预测性；且逐次读取的操作也大大提高了输出响应读取的准确性。
32.6、本发明所提供的物理不可克隆函数电路包括忆阻器阵列，而在不同读写周期内忆阻器单元的阻值是随机变化的，所以利用循环周期更新忆阻器存储单元的阻值，可以改变之前所用的熵源，从而达到重构的目的，故本发明所提供的物理不可克隆函数电路的可重构性较好。
附图说明
33.图1为本发明提供的物理不可克隆函数电路结构示意图；
34.图2为本发明提供的物理不可克隆函数电路中晶体管开关阵列的结构示意图；
35.图3为本发明提供的物理不可克隆函数电路输出读取逻辑示意图；
36.图4为本发明实施例1所提供的物理不可克隆函数电路结构示意图；
37.图5为本发明实施例2所提供的物理不可克隆函数电路结构示意图。
具体实施方式
38.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
39.为了实现上述目的，第一方面，本发明提供了一种物理不可克隆函数电路，如图1所示，包括：控制模块1、忆阻器阵列2和比较放大电路3；
40.控制模块1分别与忆阻器阵列2的各字线和位线相连；忆阻器阵列2的源线与比较放大电路3的第一输入端相连，比较放大电路3的第二输入端接入参考电压v
ref
；
41.控制模块1用于基于外部输入的激励信号选中忆阻器阵列2中第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元；将忆阻器阵列2的第i行导通，并在忆阻器阵列2的第j列上施加高电平信号，忆阻器阵列2的第j 1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，忆阻器阵列2第i行所在的源线输出即为串联电路中间分压点处的分压信号；其中，i＝0,1,2,...m
‑
1；j＝0,1,2,...n
‑
1；m为忆阻器阵列的行数，n为忆阻器阵列的列数；
42.比较放大电路3用于比较分压信号与参考电压v
ref
的大小，得到响应信号。
43.其中，比较放大电路3优选为灵敏放大器，包括两个输入端和一个输出端，输入端sa_in1连接选中的两个串联单元的电路中间分压点，即忆阻器阵列第i行所在的源线；另一个输入端sa_in2接入参考电压v
ref
，输出端为sa_out。
44.本发明所提出的物理不可克隆函数电路是基于电压分压型的puf电路，通过输入选中两个相应的地址，施加脉冲信号给予相应的激励，通过两个cell分压的方式对比两个忆阻器单元的阻值，通过比较放大电路最后输出1bit的响应位。
45.优选地，控制模块1包括：逻辑控制单元11、字线译码器12、位线译码器13和晶体管开关阵列14；
46.逻辑控制单元11的输出端分别与字线译码器12的输入端、位线译码器13的输入端、晶体管开关阵列14的输入端和比较放大电路的使能端相连；字线译码器12的输出端与忆阻器阵列2的各字线相连，位线译码器13的输出端与晶体管开关阵列14的使能端相连；晶体管开关阵列14的输出端与忆阻器阵列2的各位线相连；晶体管开关阵列14中的晶体管数量与忆阻器阵列2的列数相同，晶体管开关阵列中的晶体管数量与忆阻器阵列的列数相同，晶体管开关阵列中每个晶体管的输出端与忆阻器阵列中的每条位线一一对应相连；即对晶体管开关阵列中的晶体管按照0,1,2,...n
‑
1进行编号，第j个晶体管的输出端与忆阻器阵列2的第j列位线对应相连；
47.优选地，晶体管开关阵列14中的晶体管为nmos管，其栅极为晶体管的使能端，漏极为晶体管的输入端，源极为晶体管的输出端。具体地，如图2所示，本实施例中的晶体管开关阵列14由n个具有小开态电阻的nmosfet管组成，其栅极使能端与位译码器的各输出端b
0～n
‑
1一一对应连接，漏极输入端与逻辑控制单元11相连接，源极输出端与忆阻器阵列2位线
bl
0～n
‑
1一一对应连接。
48.逻辑控制单元11控制晶体管开关和比较放大电路3使能端en的状态，以及字线译码器12和位线译码器13的地址选择，主要用来分割选中与未选中单元的激励信号，以及作为译码器模块的选址输入；通过施加脉冲激励信号，由译码器进行接收并选择地址、控制读/写信号的生成。
49.具体地，逻辑控制单元11用于：1)控制字线译码器12对激励信号中的行地址信息进行译码，得到忆阻器阵列2的行选中地址，以确定忆阻器阵列2的选中行i，并将选中行i上的忆阻器单元导通；2)控制位线译码13器对外部激励中的列地址信息进行译码，得到忆阻器阵列2的列选中地址，以确定忆阻器阵列2的选中列j和选中列j 1；控制晶体管开关阵列14打开对应的晶体管开关，以使选中列j所在的位线接收高电平信号，选中列j 1所在的位线接收低电平信号，从而使所选中的第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元导通并构成串联电路进行分压操作，未选中的忆阻器单元全部置为未导通状态。
50.在控制过程中，需要分别对选中的忆阻器单元与未选中的忆阻器单元进行操作，选中的忆阻器单元形成一个串联回路。例如，位线bl0上的忆阻器单元接收位线译码器的高电平，位线bl1上的忆阻器单元接收位线译码器的低电平，按照译码器原理其他未选中的位线上的忆阻器单元理应接收到低电平，但是位线bl
2～n
‑1上的忆阻器单元通过晶体管开关阵列的使能端控制未能导通，使得未选中单元处于关闭状态，所以晶体管开关阵列是受逻辑控制电路控制的。本实施例通过通过verilog编写程序来控制位译码器电路时，以3
‑
8线译码器为例，其地址与输出的对应关系如下：3'd0:data_out＝8'b0000_0011；3'd1:data_out＝8'b0000_0110；3'd3:data_out＝8'b0001_1000；3'd4:data_out＝8'b0011_0000；3'd5:data_out＝8'b0110_0000；3'd6:data_out＝8'b1100_0000；3'd7:data_out＝8'b1000_0001；即当输入位线译码器的信息为000时，将晶体管开关阵列上序号为0和序号为1的晶体管打开，在位线bl0所在列上施加高电平，在位线bl1所在列上施加低电平；当输入位线译码器的信息为001时，将晶体管开关阵列上序号为1和序号为2的晶体管打开，在位线bl1所在列上施加高电平，在位线bl2所在列上施加低电平；依此类推。
51.本发明利用位译码器的输出作为晶体管开关阵列的栅极开关的使能信号，控制忆阻器单元的选中；电压型的电路结构就是基于两个选中的忆阻器单元形成串联电路结构进行串联分压的原理得到分压值。置1的单元为被选中的单元，置0单元为未选中的单元，选中单元的晶体管被打开，由逻辑控制单元给予两个单元的漏极输入信号，晶体管开关漏极端连接的逻辑控制单元工作状态是传统译码器的地址对应输出(例如，3
‑
8线译码器3'd0:data_out＝8'b0000_0001)。对于未选中单元对应的晶体管为关闭状态，即悬空态。
52.进一步地，如图3所示为物理不可克隆函数电路输出读取逻辑示意图，此时忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元构成串联电路进行分压操作，通过忆阻器阵列第i行所在的源线输出串联电路中间分压点处的分压信号，即分压电压值v
m
；当分压电压值v
m
小于参考值v
ref
时，响应信号为“0”，由比较放大电路的输出端sa_out输出；当分压值v
m
大于或等于参考值v
ref
时读出“1”，响应信号为“1”，由比较放大电路的输出端sa_out输出。
53.需要说明的是，忆阻器器件的状态分为低阻态lrs和高阻态hrs，其中lrs的阻值分布较为紧密且连续，而hrs的阻值分布的离散差值较大，故可以利用高阻态hrs作为puf电路
的熵源；本发明中，将忆阻器阵列的每个忆阻器单元在经过forming和reset操作之后的高阻态hrs所形成的随机阻值分布作为puf密钥的熵源。基于外部激励信号对不同的忆阻器单元进行选址，通过晶体管开关阵列给予选中单元的高低电平信号，并使未选中单元处于悬空状态。其中，选中的忆阻器存储单元构成串联电路进行分压操作，在比较放大电路中通过灵敏放大器对分压信号和参考电压进行比较，得到最终的“0”/“1”响应值。
54.优选地，如图4所示，在一个可选实施例1中，忆阻器阵列的各源线连接在同一条总线上，并通过该总线与比较放大电路的第一输入端相连。这种共用sl源线进行读操作的方式可以避免使用更多的比较放大电路占据电路设计面积。实施例1中，忆阻器的初始态需要进行配置forming操作来激活忆阻器存储单元内部的导电细丝，配置后的忆阻器呈现低阻态，然后对忆阻器器件进行reset操作，忆阻器存储单元内的导电细丝断裂，呈现高阻态；之后在高阻态下设置参考电压v
ref
，该参考电压v
ref
根据忆阻器阵列中所有忆阻器单元的电压值设置，取所有忆阻器单元的电压值的中位数作为设置参考电压v
ref
，以保证读出的数据“1”或“0”的个数各占50％。
55.优选地，如图5所示，在一个可选实施例2中，比较放大电路的个数与忆阻器阵列的行数相同；每个比较放大电路的第一输入端与忆阻器阵列中的每条源线一一对应相连；即，对比较放大电路按照0,1,2,...m
‑
1进行编号，忆阻器阵列的第i行所在的源线与第i个比较放大电路的第一输入端相连。各比较放大电路所接入的参考电压v
ref
为与该比较放大电路对应相连的源线上的所有忆阻器均呈高阻态状态时，该源线上所有忆阻器单元电压值的中位数。需要说明的是，与实施例1相似，在高阻态下设置参考电压v
ref
，当选中忆阻器阵列的第i行时，选取根据第i行所有忆阻器单元电压值的中位数作为第i行所对应的比较放大电路所接入的参考电压v
refi
，以保证读出的数据“1”或“0”的个数各占50％；且采用实施例2所述的比较放大电路与行线一一对接方式可以有效地避免共源线情况下第i
‑
1行对第i行产生的额外分压情况，能够提高puf电路的可靠性。
56.实施例1和实施例2在所述的参考电压v
ref
的选取方式可以保证读取结果的无偏性，保证puf电路的稳定性。
57.第二方面，本发明提出了一种第一方面所述物理不可克隆函数电路的操作方法，包括以下步骤：
58.s1、基于外部输入的激励信号选中忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j 1列的忆阻器单元；将忆阻器阵列的第i行导通，并在忆阻器阵列的第j列上施加高电平信号，忆阻器阵列的第j 1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，忆阻器阵列第i行所在的源线输出即为串联电路中间分压点处的分压信号；其中，i＝0,1,2,...m
‑
1；j＝0,1,2,...n
‑
1；m为忆阻器阵列的行数，n为忆阻器阵列的列数；
59.s2、比较分压信号与参考电压v
ref
的大小，得到响应信号。
60.优选地，每输入一次激励信号，得到1位响应信号；分别输入n次激励信号，得到n个响应信号，构成n位响应信号；n为正整数。
61.需要说明的是，本发明所提供的物理不可克隆函数电路是基于忆阻器阵列的特性所实现的，利用忆阻器器件在forming过程进行电激活，生成导电细丝reset/set过程中所形成的不同阻值的分布情况作为物理不可克隆函数的熵源。puf电路的操作是由字线的通
断来控制的，通过字线对激励信号的写入，比较放大电路来进行所选中忆阻器单元的分压值与参考值v
ref
的比较，可以实现一次puf的读写操作。puf电路的读次数由激励信号的写次数所决定的。通常puf电路的输出是由多位组成的，由于每次只能选择一条字线进行写入，所以单次操作的读取值为1bit；若要取得n位的读取值，则进行n次的写操作；在n次的写操作中可以得到n个挑战响应对，在很大程度上扩展了响应位不可预测性；且逐次读取的操作也大大提高了输出响应读取的准确性。例如进行16位的写操作，通过16线字线译码器电路对输入信号所产生的地址信号进行检测，若写入高电平则进行读操作，若为低电平则不会进行读操作，通过16次的重复操作，最终可以得到16位的响应输出。
62.进一步地，通过对忆阻器单元进行c2c(cycle to cycle)操作可以对本发明所提供的puf电路进行重构，由于在不同读写周期内忆阻器单元的阻值是随机变化的，故利用循环周期更新忆阻器单元的阻值，可以改变之前所用的熵源，从而可以达到重构的目的。实现重构的方式具体如下：首先对忆阻器器件重新加set电压，恢复到低阻态lrs，然后在施加相同的脉冲reset电压，使忆阻器恢复到高阻态hrs后，重复步骤s1
‑
s2的操作步骤即可。
63.本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。