半导体存储器装置和存储器系统的制作方法

半导体存储器装置和存储器系统
1.本申请基于并要求于2019年12月24日在韩国知识产权局(kipo)提交的第10-2019-0173598号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
2.示例性实施例涉及存储器，更具体地，涉及半导体存储器装置和存储器系统。


背景技术：

3.近来，可用作最新存储器系统中的存储装置的半导体存储器的容量和速度正在提高。此外，正在进行各种尝试以在更小的空间内安装具有更大容量的存储器并高效地操作存储器。
4.近来，为了提高半导体存储器的集成度，正在应用包括多个堆叠存储器芯片的3维(3d)结构来代替2维(2d)结构。基于对大集成度和大容量存储器的需求，已经研发了采用存储器芯片的3d堆叠结构来提高存储器的容量、通过减小半导体芯片的尺寸来提高集成度并减小制造半导体芯片的成本的结构。


技术实现要素：

5.一个或多个示例性实施例提供了一种能够提高纠错能力的半导体存储器装置。
6.一个或多个示例性实施例提供了一种能够提高纠错能力的存储器系统。
7.根据公开的方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元，存储器单元阵列包括正常单元区域和奇偶校验单元区域；以及接口电路，包括纠错码(ecc)引擎，接口电路被配置为：在半导体存储器装置的写入操作中，从外部装置接收主数据和第一奇偶校验数据，第一奇偶校验数据基于第一ecc生成，以及将主数据存储在正常单元区域中，并且将第一奇偶校验数据存储在奇偶校验单元区域中；在半导体存储器装置的读取操作中，基于从奇偶校验单元区域读取的第一奇偶校验数据，使用第二ecc对从正常单元区域读取的主数据执行ecc解码，以校正主数据中的第一类型的错误，其中，第二ecc具有与第一ecc的奇偶校验矩阵相同的奇偶校验矩阵。
8.根据公开的另一方面，提供了一种存储器系统，所述存储器系统包括：存储器控制器，包括第一纠错码(ecc)引擎，存储器控制器被配置为通过使用第一ecc基于主数据生成第一奇偶校验数据；以及半导体存储器装置，被配置为从存储器控制器接收主数据和第一奇偶校验数据，其中，半导体存储器装置包括：存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元，存储器单元阵列包括正常单元区域和奇偶校验单元区域；以及接口电路，包括第二ecc引擎，接口电路被配置为：在半导体存储器装置的写入操作中，将主数据存储在正常单元区域中，并且将第一奇偶校验数据存储在奇偶校验单元区域中，在半导体存储器装置的读取操作中，基于从奇偶校验单元区域读取的第一奇偶校验数
据，使用第二ecc对从正常单元区域读取的主数据执行ecc解码，以校正主数据中的第一类型的错误，其中，第二ecc具有与第一ecc的奇偶校验矩阵相同的奇偶校验矩阵，其中，第一ecc引擎被配置为从半导体存储器装置接收主数据，并且被配置为使用第一ecc来校正主数据中的第二类型的错误，并且，其中，第二类型与第一类型不同。
9.根据公开的另一方面，提供了一种存储器系统，所述存储器系统包括：存储器控制器，包括第一纠错码(ecc)引擎，第一ecc引擎具有使用第一ecc的第一ecc解码器，存储器控制器被配置为输出主数据；以及半导体存储器装置，被配置为从存储器控制器接收主数据，其中，半导体存储器装置包括：存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元，存储器单元阵列包括正常单元区域和奇偶校验单元区域；以及接口电路，包括具有第二ecc解码器的第二ecc引擎，接口电路被配置为：在半导体存储器装置的写入操作中，使用第二ecc对主数据执行ecc解码，以生成第一奇偶校验数据，并且将主数据存储在正常单元区域中，并且将第一奇偶校验数据存储在奇偶校验单元区域中；在半导体存储器装置的读取操作中，基于从奇偶校验单元区域读取的第一奇偶校验数据，使用第二ecc对从正常单元区域读取的主数据执行ecc解码，以校正主数据的多个符号之一的多位错误，并且将与多位错误相关联的解码状态标志发送到存储器控制器，其中，第二ecc具有与第一ecc的奇偶校验矩阵相同的奇偶校验矩阵。
10.根据公开的另一方面，提供了一种存储器系统，所述存储器系统包括：存储器控制器，包括第一纠错码(ecc)引擎和中央处理器(cpu)，中央处理器(cpu)被配置为控制第一ecc引擎，其中，第一ecc引擎被配置为使用主数据和第一ecc生成第一奇偶校验数据；以及半导体存储器装置，被配置为从存储器控制器接收主数据和第一奇偶校验数据，其中，半导体存储器装置包括：存储器单元阵列，包括结合到多条字线和多条位线的多个易失性存储器单元，存储器单元阵列包括正常单元区域和奇偶校验单元区域；以及包括第二ecc引擎的接口电路，接口电路被配置为：在半导体存储器装置的写入操作中，将主数据存储在正常单元区域中，并且将第一奇偶校验数据存储在奇偶校验单元区域中，在半导体存储器装置的读取操作中，基于从奇偶校验单元区域读取的第一奇偶校验数据，使用第二ecc对从正常单元区域读取的主数据执行ecc解码，以校正主数据中的第一类型的错误，其中，第二ecc具有与第一ecc的奇偶校验矩阵相同的奇偶校验矩阵。
附图说明
11.从下面的结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例性实施例。
12.图1是示出根据示例性实施例的存储器系统的框图。
13.图2是示出根据示例性实施例的存储器系统的框图。
14.图3是示出根据示例性实施例的图2中的存储器控制器的示例的框图。
15.图4是示出根据示例实施例的数据处理系统的框图。
16.图5是示出根据示例性实施例的存储器系统的示图。
17.图6是示出根据示例性实施例的图2中的堆叠存储器装置的示例的框图。
18.图7示出图6的堆叠存储器装置中的接口电路的操作。
19.图8是示出根据示例性实施例的图7中的接口电路的示例的框图。
20.图9是示出根据示例性实施例的图8中的第二ecc引擎的框图。
21.图10a示出根据示例性实施例的图9的第二ecc引擎中的ecc编码器的示例。
22.图10b示出根据示例性实施例的图9的第二ecc引擎中的ecc解码器的示例。
23.图11示出根据示例性实施例的图9中的第二ecc的示例。
24.图12示出根据示例性实施例的图11的第二ecc的示例。
25.图13a和图13b示出根据示例性实施例的图12中的第一编码组至第八编码组。
26.图14是示出根据示例性实施例的图4的堆叠存储器装置中的存储器裸片之一的框图。
27.图15示出图14的存储器裸片中的第一存储体阵列的示例。
28.图16a至图16c示出在写入操作中在图2的存储器系统中的存储器控制器与堆叠存储器装置之间交换数据的示例性实施例。
29.图17a至图17c示出在读取操作中在图2的存储器系统中的存储器控制器与堆叠存储器装置之间交换数据的示例性实施例。
30.图18a是示出根据示例性实施例的半导体存储器装置的框图。
31.图18b是示出根据其它示例性实施例的半导体存储器装置的框图。
32.图19是根据示例性实施例的采用图18的半导体存储器装置的3d芯片结构的剖视图。
33.图20a是示出根据示例性实施例的存储器系统的写入操作的流程图。
34.图20b是示出根据示例性实施例的存储器系统的读取操作的流程图。
35.图21是示出根据示例性实施例的包括堆叠存储器装置的半导体封装件的示图。
具体实施方式
36.在下文中将参照附图更全面地描述示例性实施例。
37.图1是示出根据示例性实施例的存储器系统的框图。
38.参照图1，存储器系统10包括存储器控制器20和半导体存储器装置60。存储器控制器20可包括中央处理器(cpu)21和第一纠错码(ecc)引擎30。根据实施例，存储器控制器20可向半导体存储器装置60提供命令(信号)cmd和地址(信号)addr，并且可与半导体存储器装置60交换主数据md。另外，存储器控制器20可向半导体存储器装置60提供奇偶校验数据prt或者可从半导体存储器装置60接收奇偶校验数据prt。第一ecc引擎30可使用第一ecc基于主数据md来生成奇偶校验数据prt。
39.存储器控制器20可基于来自外部主机的请求来访问半导体存储器装置60。存储器控制器20可通过各种协议与主机通信。
40.半导体存储器装置60可包括存储器单元阵列mca和第二ecc引擎500。存储器单元阵列mca可包括结合到多条字线和多条位线的多个易失性存储器单元。
41.在半导体存储器装置60的写入操作中，第二ecc引擎500可将主数据md和奇偶校验数据prt存储在存储器单元阵列mca的目标页中。在半导体存储器装置60的读取操作中，第二ecc引擎500可从存储器单元阵列mca的目标页读取主数据md和奇偶校验数据prt，可使用第二ecc对主数据md和奇偶校验数据prt执行ecc解码以校正主数据md的单个位错误(single bit error)或者校正主数据md的符号之一的多位错误(multi-bit error)，并且
可将校正后的主数据发送到存储器控制器20。另外，第二ecc引擎500可将指示校正的错误的类型的解码状态标志dsf发送到存储器控制器20。校正的错误对应于在校正后的主数据从半导体存储器装置60被发送到存储器控制器20时产生的错误。此外，第二ecc引擎500可使用第二ecc对主数据md和奇偶检验数据prt执行ecc解码，以使用第二ecc校正主数据md和奇偶校验数据prt中的一个的单个位错误，并且将校正的主数据或校正的奇偶校验数据发送到存储器控制器20。
42.在图1的存储器系统10中，存储器控制器20和半导体存储器装置60共享相同的ecc(即，共享相同的奇偶校验矩阵)并且可共享奇偶校验数据，半导体存储器装置60可校正主数据md中的第一类型的错误，并且存储器控制器20可校正主数据md中的第二类型的错误。第二类型不同于第一类型。因此，存储器系统10可提高纠错能力。
43.存储器控制器20可通过使用第一ecc对单个位错误被校正的校正后的主数据执行ecc解码来对校正后的主数据的多个符号之一的多位错误进行校正，或者可通过使用第一ecc对单个位错误被校正的校正后的主数据执行ecc解码来对校正后的主数据的多个符号之一的传输错误进行校正。例如，根据实施例，第一ecc引擎30可对校正后的主数据的多个符号之一的多位错误进行校正。
44.图2是示出根据示例性实施例的存储器系统的框图。
45.参照图2，存储器系统10a包括存储器控制器20和半导体存储器装置70。半导体存储器装置70可包括堆叠存储器装置并可被称为堆叠存储器装置。关于存储器控制器20的描述与参照图1的描述相同，因此，将省略关于存储器控制器20的描述。
46.堆叠存储器装置70可包括缓冲器裸片200和堆叠在缓冲器裸片200上的多个存储器裸片300。缓冲器裸片200和存储器裸片300可顺序地彼此堆叠。堆叠在缓冲器裸片200上的存储器裸片300可通过导体电连接到缓冲器裸片200。导体可以是一个或多个硅通孔(tsv)220。
47.缓冲器裸片200可与存储器控制器20通信，并且存储器裸片300中的每个存储器裸片可以是包括多个动态存储器单元的动态随机存取存储器(dram)装置(诸如，双倍数据速率(ddr)同步动态随机存取存储器(sdram))。存储器裸片300中的每个存储器裸片可包括存储器单元阵列，并且存储器单元阵列可包括正常单元区域(normal cell region)和奇偶校验单元区域。
48.缓冲器裸片200可包括接口电路(ifc)230。在堆叠存储器70的写入操作中，接口电路230可从存储器控制器20接收主数据md和奇偶校验数据prt，可将主数据md和奇偶校验数据prt分别存储在存储器裸片300中的一个存储器裸片的正常单元区域和奇偶校验单元区域中。根据实施例，存储器控制器20可以是外部装置。在堆叠存储器装置70的读取操作中，接口电路230可从正常单元区域和奇偶校验单元区域分别读取主数据md和奇偶校验数据prt，可使用第二ecc基于奇偶校验数据prt对主数据md执行ecc解码，可校正主数据md和奇偶校验数据prt的第一类型的错误，并且可将校正的主数据或校正的奇偶校验数据发送到存储器控制器20。第二ecc具有与第一ecc的奇偶校验矩阵相同的奇偶校验矩阵。另外，接口电路230可将指示被校正的第一类型的错误的解码状态标志dsf发送到存储器控制器20。
49.图3是示出根据示例性实施例的图2中的存储器控制器的示例的框图。
50.参照图3，存储器控制器20可包括cpu 21、数据缓冲器23、第一ecc引擎30、解码状
态标志解码器29、命令缓冲器25以及地址缓冲器27。第一ecc引擎30可包括ecc编码器31、ecc解码器33和存储第一ecc(ecc1)37的存储器35。ecc编码器31和ecc解码器33连接到存储器35。
51.cpu 21从主机接收请求req和数据dta，并且向数据缓冲器23和ecc编码器31提供数据dta。ecc编码器31使用第一ecc 37对数据dta执行ecc编码以生成第一奇偶校验数据prt1，并且向堆叠存储器装置70提供第一奇偶校验数据prt1。
52.在读取操作中，ecc解码器33从堆叠存储器装置70接收主数据md和第一奇偶校验数据prt1，使用第一ecc 37基于第一奇偶校验数据prt1对主数据md执行ecc解码以校正主数据md中的第二类型的错误。
53.命令缓冲器25存储与请求req对应的命令cmd，并且在cpu 21的控制下将命令cmd发送到堆叠存储器装置70。地址缓冲器27存储地址addr，并且在cpu 21的控制下将地址addr发送到堆叠存储器装置70。
54.cpu 21可响应于接收到错误标志efl而控制数据缓冲器23和第一ecc引擎30将主数据md和第一奇偶校验数据prt1重新发送到堆叠存储器装置70。
55.解码状态标志解码器29接收解码状态标志dsf，并且对解码状态标志dsf进行解码以向ecc解码器33提供解码信号ds。ecc解码器33基于解码信号ds确定主数据md中的校正的错误的位置和/或错误的位置，并且校正主数据md中的第二类型的错误以向cpu 21提供校正后的数据c_md2。
56.图4是示出根据示例实施例的数据处理系统的框图。
57.参照图4，数据处理系统10b可包括应用处理器20b和堆叠存储器装置(smd)70。根据示例实施例，数据处理系统10b可以是存储器系统。应用处理器20b可包括存储器控制模块40，并且包括在应用处理器20b中的存储器控制模块40和堆叠存储器装置70可构成存储器系统。根据示例实施例，存储器控制模块40可以是图形处理器(gpu)。堆叠存储器装置70包括缓冲器裸片200和存储器裸片300，并且存储器裸片300包括堆叠在另外的存储器裸片顶部上的多个存储器裸片300a至300k。
58.应用处理器20b可执行主机的功能。此外，应用处理器20b可被实现为片上系统(soc)。soc可包括应用具有预定标准总线规范的协议的系统总线，并且可包括连接到系统总线的各种类型的知识产权(ip)核。
59.存储器控制模块40可执行图2中的存储器控制器20的功能。
60.在示例性实施例中，应用处理器20b可包括图形处理器(gpu)而不是存储器控制模块40，并且gpu可执行图2中的存储器控制器20的功能。gpu可将在图形处理期间生成的数据存储在堆叠存储器装置70中。
61.图5是示出根据示例性实施例的存储器系统的示图。
62.参照图5，存储器系统10c可包括存储器控制器40和半导体存储器装置50。半导体存储器装置50可包括命令-地址输入-输出块aword 51、数据输入-输出块dword0 52至dword3 55、接口电路56以及内部电路57。存储器控制器40可包括命令-地址输入-输出块host aword 41、数据输入-输出块host dword 42和内部电路45。例如，半导体存储器装置50可与高带宽存储器(hbm)规范兼容。
63.根据示例实施例，命令cmd、地址addr、系统时钟信号clk、时钟使能信号cke等可从
存储器控制器40的命令-地址输入-输出块41被传送或发送到半导体存储器装置50的命令-地址输入-输出块51。数据dq、数据总线反转信号dbi、奇偶校验数据prt、写入数据选通信号wdqs、读取数据选通信号rdqs等可在存储器控制器40的数据输入-输出块42与半导体存储器装置50的数据输入-输出块52至55之间传送或发送。根据示例实施例，子数据sdt(未示出)可包括外部奇偶校验或数据掩码信号(data mask signal)(dm)。
64.多输入移位寄存器(misr)和/或线性反馈移位寄存器(lfsr)可被实现在半导体存储器装置50的输入-输出块51至55中。使用misr/lfsr电路，可测试并训练存储器控制器40与半导体存储器装置50之间的链路。
65.例如，如图5中所示，与包括在数据输入-输出块52至55中的一个字节对应的misr/lfsr电路可具有20位的大小。20位可包括字节数据信号、数据总线反转信号dbi和数据掩码信号dm的上升位r和下降位f。命令-地址输入-输出块51的misr/lfsr电路可具有30位的大小。30位可包括行命令位r0至r5、列命令位c0至c7和时钟使能信号cke的上升位r和下降位f。
66.例如，一个通道包括与四个字对应的四个数据输入-输出块52至55，并且四个数据输入-输出块52至55中的每个数据输入-输出块可包括与四个字节byte0至byte3对应的四个misr/lfsr电路。
67.接口电路56可对应于图2中的接口电路230，并且内部电路57可包括存储器单元阵列和外围电路。
68.图6是示出根据示例性实施例的图2中的堆叠存储器装置的示例的框图。
69.在图6中，示出了通过包括具有独立接口的多个独立通道而具有增大的带宽的高带宽存储器(hbm)形式的存储器装置。堆叠存储器装置70a可包括多个层。例如，堆叠存储器装置70a可包括缓冲器裸片200和堆叠在缓冲器裸片200上的一个或多个存储器裸片300。在图6的示例中，尽管示出了设置第一存储器裸片300a至第四存储器裸片300d，但是可对核裸片的数量进行各种改变。
70.此外，存储器裸片300中的每个存储器裸片可包括一个或多个通道。根据示例性实施例，在图6的示例中单个存储器裸片包括两个通道，因此示出了堆叠存储器装置70a具有八个通道ch1至ch8(即，cell_ch1至cell_ch8)的示例。然而，通道的数量不限于此。
71.例如，第一存储器裸片300a可包括第一通道ch1和第三通道ch3，第二存储器裸片300b可包括第二通道ch2和第四通道ch4，第三存储器裸片300c可包括第五通道ch5和第七通道ch7，并且第四存储器裸片300d可包括第六通道ch6和第八通道ch8。
72.缓冲器裸片200可与存储器控制器通信，从存储器控制器接收命令、地址和数据，并且向存储器裸片300提供接收的命令、地址和数据。存储器控制器可以是外部装置。缓冲器裸片200可通过形成在缓冲器裸片200的外表面上的导体(诸如，凸块(bump)等)与存储器控制器通信。缓冲器裸片200可缓冲命令、地址和数据，因此存储器控制器可通过仅驱动缓冲器裸片200的负载而与存储器裸片300接口连接。
73.此外，堆叠存储器装置70a可包括穿过层的多个tsv 220。
74.tsv 220可设置为与多个通道ch1至ch8对应，可设置为穿过第一存储器裸片300a至第四存储器裸片300d，并且第一存储器裸片300a至第四存储器裸片300d中的每个存储器裸片可包括连接到tsv 220的发送器/接收器。当针对每个通道独立地执行数据的输入和输
出的正常操作时，可相对于每个tsv 220中的每个仅启用任何一个核裸片的发送器/接收器，因此tsv 220中的每个可作为任何一个存储器裸片或任何通道的独立通道独立地仅传送所述一个存储器裸片或通道的数据。
75.缓冲器裸片200可包括内部命令生成器icg 210、接口电路230、tsv区域tsvr 212、物理区域phyr 213以及直接存取区域dar 214。内部命令生成器210可基于命令cmd来生成内部命令。
76.tsv区域212是其中形成用于与存储器裸片300通信的tsv 220的区域。此外，物理区域213是包括用于与外部存储器控制器通信的多个输入和输出(io)电路的区域，并且来自存储器控制器的各种类型的信号可通过物理区域213被提供给tsv区域212并且通过tsv 220被提供给存储器裸片300。
77.直接存取区域214可在堆叠存储器装置70a的测试模式下通过设置在堆叠存储器装置70a的外表面上的导体与外部测试装置直接通信。从测试器提供的各种类型的信号可通过直接存取区域214和tsv区域212被提供给存储器裸片300。接口电路230可执行以上提到的操作。
78.图7示出根据示例性实施例的图6的堆叠存储器装置中的接口电路230的操作。
79.参照图6和图7，缓冲器裸片200包括内部命令生成器210和接口电路230，并且来自内部命令生成器210的内部命令通过针对每个通道独立形成的命令tsv tsv_c被提供给存储器裸片300。内部命令生成器210可基于命令cmd向接口电路230提供指定多个操作模式中的一个操作模式的模式信号ms。
80.接口电路230可在响应于模式信号ms的写入操作的第一模式下通过针对每个通道共同形成的数据tsv tsv_d向对应的存储器裸片提供主数据md和第一奇偶校验数据prt1。
81.在响应于模式信号ms的写入操作的第二模式下，接口电路230可使用第二ecc选择性地对主数据md执行ecc解码以生成第二奇偶校验数据，可对第一奇偶校验数据prt1和第二奇偶校验数据进行比较，并且可基于比较的结果将指示第一奇偶校验数据prt1与第二奇偶校验数据不匹配的错误标志发送到存储器控制器20。存储器控制器20可响应于错误标志将主数据md和第一奇偶校验数据prt1重新发送到堆叠存储器装置70a。
82.存储器裸片300可各自包括命令解码器(cmdc)311a至311d和数据输入/输出(i/o)缓冲器(data iob)313a至313d，命令解码器311a至311d通过对内部命令进行解码来输出内部控制信号，数据输入/输出(i/o)缓冲器313a至313d对读取的数据或将被写入的数据执行处理操作。
83.参照存储器裸片300中的一个存储器裸片(例如，第一存储器裸片300a)，第一存储器裸片300a可根据命令解码器311a的解码结果执行存储器操作，并且例如存储在第一存储器裸片300a内部的存储器单元区域中的多个位的数据可被读取并被提供给数据i/o缓冲器313a。数据i/o缓冲器313a可并行处理多个位的数据，并且可将并行处理的数据并行输出到多个数据tsv tsv_d。
84.图8是示出根据示例性实施例的图7中的接口电路的示例的框图。
85.参照图8，接口电路230可包括第一路径控制电路240、选择电路255、第二路径控制电路270、选择信号生成器250、选择电路260、第二ecc引擎500、选择电路280以及寄存器283。
86.第一路径控制电路240包括缓冲器241、243、244以及245。第二路径控制电路270包括缓冲器271、273、274、275以及276。
87.缓冲器241向选择电路255提供第一奇偶校验数据prt1。响应于第一选择信号ss1，选择电路255通过缓冲器271向目标页提供第一奇偶校验数据prt1，或者向第二ecc引擎500提供第一奇偶校验数据prt1。缓冲器243向选择电路260提供主数据md。响应于第二选择信号ss2，选择电路260通过缓冲器273向目标页提供主数据md，或者向第二ecc引擎500提供主数据md。
88.选择信号生成器250响应于模式信号ms而生成第一选择信号ss1和第二选择信号ss2。
89.缓冲器274从目标页接收主数据md并向第二ecc引擎500提供主数据md，并且缓冲器275从目标页接收第一奇偶校验数据prt1或第二奇偶校验数据prt2并向第二ecc引擎500提供第一奇偶校验数据prt1或第二奇偶校验数据prt2。响应于第一选择信号ss1，选择电路280通过缓冲器276向目标页提供第一奇偶校验数据prt1和默认奇偶校验数据dprt中的一个。寄存器283存储默认奇偶校验数据dprt，并且响应于第一选择信号ss1向选择电路280提供默认奇偶校验数据dprt。
90.在响应于模式信号ms的写入操作的第二模式下，第二ecc引擎500可基于主数据md生成第二奇偶校验数据prt2，可将第一奇偶校验数据prt1和第二奇偶校验数据prt2进行比较，并且可基于比较通过缓冲器245向存储器控制器20提供指示第二奇偶校验数据prt2与第一奇偶校验数据prt1不匹配的错误标志efl。在响应于模式信号ms的写入操作的第三模式下，第二ecc引擎500可基于主数据md生成第二奇偶校验数据prt2，并且可通过选择电路280和缓冲器276向目标页提供第二奇偶校验数据prt2。在响应于模式信号ms的写入操作的第一模式下，第二ecc引擎500可不生成第二奇偶校验数据prt2。
91.在响应于模式信号ms的读取操作的第一模式下，第二ecc引擎500可通过使用第二ecc基于第一奇偶校验数据prt1对从缓冲器274提供的主数据md执行ecc解码以校正主数据md中的单个位错误，并且可通过缓冲器244向存储器控制器20提供校正后的主数据c_md。
92.在响应于模式信号ms的读取操作的第二模式下，第二ecc引擎500可通过使用第二ecc基于第一奇偶校验数据prt1对从缓冲器274提供的主数据md执行ecc解码以校正主数据md的符号之一中的多位错误，并且可通过缓冲器244向存储器控制器20提供校正后的主数据c_md。
93.在响应于模式信号ms的读取操作的第三模式下，第二ecc引擎500可通过使用第二ecc基于第二奇偶校验数据prt2对从缓冲器274提供的主数据md执行ecc解码以校正主数据md的符号之一中的多位错误，可通过缓冲器244向存储器控制器20提供校正后的主数据c_md，并且可通过缓冲器245向存储器控制器20提供与多位错误相关联的解码状态标志dsf。
94.图9是示出根据示例性实施例的图8中的第二ecc引擎500的框图。
95.参照图9，第二ecc引擎500可包括ecc编码器510、ecc解码器540和存储器520。存储器520存储第二ecc(ecc2)523。ecc编码器510和ecc解码器540连接到存储器520。
96.响应于模式信号ms和第二选择信号ss2，ecc编码器510可在写入操作的第二模式下生成错误标志efl和第二奇偶校验数据prt2，并且可在写入操作的第三模式下生成第二奇偶校验数据prt2。
97.响应于模式信号ms，ecc解码器540可通过使用第二ecc 523基于第一奇偶校验数据prt1和第二奇偶校验数据prt2中的一个对主数据md执行ecc解码，并且可校正主数据md中的单个位错误或者可校正主数据md的多个符号之一的多位错误，以在读取操作中输出校正后的主数据c_md。例如，在读取操作的第一模式下，ecc解码器540可通过使用第二ecc 523基于第一奇偶校验数据prt1对主数据md执行ecc解码，并且可校正主数据md和第一奇偶校验数据prt1中的一个中的单个位错误。例如，在读取操作的第二模式下，ecc解码器540可通过使用第二ecc 523基于第一奇偶校验数据prt1对主数据md执行ecc解码，并且可校正主数据md的多个符号之一的多位错误。例如，在读取操作的第三模式下，ecc解码器540可通过使用第二ecc 523对主数据md和第二奇偶校验数据prt2执行ecc解码，并且可校正主数据md和第二奇偶校验数据prt2中的多位错误。
98.图10a示出根据示例性实施例的图9的第二ecc引擎500中的ecc编码器的示例。
99.参照图10a，ecc编码器510可包括奇偶校验生成器511、缓冲器512、选择电路513、比较器514以及错误标志生成器515。
100.奇偶校验生成器511连接到存储器520，使用第二ecc 523基于主数据md生成第二奇偶校验数据prt2，并且向选择电路513提供第二奇偶校验数据prt2。响应于第二选择信号ss2，选择电路513在写入操作的第二模式下向比较器514提供第二奇偶校验数据prt2，并且在写入操作的第三模式下向目标页提供第二奇偶校验数据prt2。
101.缓冲器512存储第一奇偶校验数据prt1，并且向比较器514提供第一奇偶校验数据prt1。在写入操作的第二模式下，比较器514将第一奇偶校验数据prt1和第二奇偶校验数据prt2的对应的位进行比较，并且向错误标志生成器515提供指示第二奇偶校验数据prt2是否与第一奇偶校验数据prt1匹配的比较信号cs。错误标志生成器515响应于比较信号cs指示第二奇偶校验数据prt2与第一奇偶校验数据prt1不匹配而将具有第一逻辑电平的错误标志efl输出到存储器控制器20。
102.图10b示出根据示例性实施例的图9的第二ecc引擎中的ecc解码器的示例。
103.参照图10b，ecc解码器540可包括校正子生成电路550、错误定位器560、数据校正器565以及解码状态标志生成器570。校正子生成电路550可包括校验位生成器551和校正子生成器553。
104.校正子生成电路550可包括校验位生成器551和校正子生成器553。校验位生成器551通过基于主数据md执行异或(xor)阵列运算生成校验位chb，并且校验子生成器553通过将第一奇偶校验数据prt1和第二奇偶校验数据prt2中的一个与校验位chb的对应的位进行比较来生成校验子sdr。校正子生成器553可向解码状态标志生成器570提供校正子sdr。
105.当校正子sdr的位不都是
‘
零’时，错误定位器560生成指示主数据md中的错误位的位置的错误位置信号eps并向数据校正器565提供错误位置信号eps。另外，错误定位器560向解码状态标志生成器570提供错误位置信号eps。
106.数据校正器565接收读取的主数据md，当主数据md包括至少一个错误时，数据校正器565基于错误位置信号eps校正主数据md中的至少一个错误并输出校正后的主数据c_md。数据校正器565可响应于模式信号ms通过校正主数据md中的单个位错误或者校正主数据md的符号之一的多位错误来输出校正后的主数据c_md。
107.解码状态标志生成器570接收校正子sdr和错误位置信号eps，并且输出包括校正
子sdr和错误位置信号eps中的至少一个的解码状态标志dsf。在这种情况下，解码状态标志dsf包括多个位，并且解码状态标志dsf在主数据md(或，校正后的主数据c_md)被发送到存储器控制器20之后被发送到存储器控制器20。
108.在示例性实施例中，解码状态标志dsf可指示主数据md中的至少一个错误被校正。在这种情况下，解码状态标志dsf包括单个位，并且解码状态标志dsf通过引脚(诸如，数据掩码引脚)与主数据md(或，校正后的主数据c_md)被发送到存储器控制器20同时地被发送到存储器控制器20。
109.图11示出根据示例性实施例的图9中的第二ecc的示例。
110.参照图11，第二ecc ecc2可被划分为与包括在主数据md中的多个符号sb1至sbx对应的多个编码组cg1至cgx。第二ecc ecc2可被表示为生成矩阵或奇偶校验矩阵。第一奇偶校验数据prt1可包括多个奇偶校验位pb1至pb16。第二ecc ecc2的奇偶校验矩阵与图3中的第一ecc 37的奇偶校验矩阵相同。
111.图12示出根据示例性实施例的图11的第二ecc的示例。
112.在图12中，假设主数据md包括64位数据位d0至d63。也就是说，假设在图12中x是8。
113.参照图12，主数据md的数据位d0至d63可被划分为第一符号sb1至第八符号sb8。第一符号sb1至第八符号sb8中的每个符号包括8位数据位。
114.第二ecc ecc2a包括与第一符号sb1至第八符号sb8对应的第一编码组cg1至第八编码组cg8。
115.图13a和图13b示出根据示例性实施例的图12中的第一编码组至第八编码组。
116.参照图13a和图13b，第一编码组cg1包括与第一符号sb1的数据位d0至d7对应的列向量cv11至cv18，第二编码组cg2包括与第二符号sb2的数据位d8至d15对应的列向量cv21至cv28，第三编码组cg3包括与第三符号sb3的数据位d16至d23对应的列向量cv31至cv38，并且第四编码组cg4包括与第四符号sb4的数据位d24至d31对应的列向量cv41至cv48。另外，第五编码组cg5包括与第五符号sb5的数据位d32至d39对应的列向量cv51至cv58，第六编码组cg6包括与第六符号sb6的数据位d40至d47对应的列向量cv61至cv68，第七编码组cg7包括与第七符号sb7的数据位d48至d55对应的列向量cv71至cv78，并且第八编码组cg8包括与第八符号sb8的数据位d56至d63对应的列向量cv81至cv88。
117.另外，第一编码组cg1至第八编码组cg8中的每个编码组包括第一子矩阵smt1和第二子矩阵smt2，第一子矩阵smt1在第一编码组cg1至第八编码组cg8中的每个编码组中具有相同的元素，并且第二子矩阵smt2在第一编码组cg1至第八编码组cg8中的每个编码组中具有不同的元素。第一子矩阵smt1可对应于单位矩阵。
118.图14是示出根据示例性实施例的图4的堆叠存储器装置中的存储器裸片之一的框图。
119.在图14中，存储器裸片300a的配置被示出，并且存储器裸片300b至300k的每个配置可与存储器裸片300a的配置基本相同。
120.参照图14，存储器裸片300a包括控制逻辑电路310、地址寄存器320、存储体控制逻辑330、刷新计数器345、行地址复用器340、列地址锁存器350、行解码器360、列解码器370、存储器单元阵列400、感测放大器单元385、i/o选通电路390以及数据i/o缓冲器313a。
121.存储器单元阵列400包括第一存储体阵列410至第八存储体阵列480。行解码器360
包括分别结合到第一存储体阵列410至第八存储体阵列480的第一存储体行解码器360a至第八存储体行解码器360h，列解码器370包括分别结合到第一存储体阵列410至第八存储体阵列480的第一存储体列解码器370a至第八存储体列解码器370h，并且感测放大器单元385包括分别结合到第一存储体阵列410至第八存储体阵列480的第一存储体感测放大器385a至第八存储体感测放大器385h。
122.第一存储体阵列410至第八存储体阵列480、第一存储体行解码器360a至第八存储体行解码器360h、第一存储体列解码器370a至第八存储体列解码器370h以及第一存储体感测放大器385a至第八存储体感测放大器385h可形成第一存储体至第八存储体。第一存储体阵列410至第八存储体阵列480中的每个存储体阵列包括形成在多条字线wl和多条位线btl的交叉点处的多个存储器单元mc。
123.地址寄存器320从外部接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器320向存储体控制逻辑330提供接收的存储体地址bank_addr，向行地址复用器340提供接收的行地址row_addr，并且向列地址锁存器350提供接收的列地址col_addr。
124.存储体控制逻辑330响应于存储体地址bank_addr生成存储体控制信号。第一存储体行解码器360a至第八存储体行解码器360h中的与存储体地址bank_addr对应的一个存储体行解码器响应于存储体控制信号而被激活，并且第一存储体列解码器370a至第八存储体列解码器370h中的与存储体地址bank_addr对应的一个存储体列解码器响应于存储体控制信号而被激活。
125.行地址复用器340从地址寄存器320接收行地址row_addr，并且从刷新计数器345接收刷新行地址ref_addr。行地址复用器340选择性地输出行地址row_addr或刷新行地址ref_addr作为行地址ra。从行地址复用器340输出的行地址ra被施加到第一存储体行解码器360a至第八存储体行解码器360h。
126.刷新计数器345可在控制逻辑电路310的控制下顺序地输出刷新行地址ref_addr。
127.通过存储体控制逻辑330激活的第一存储体行解码器360a至第八存储体行解码器360h中的一个存储体行解码器对从行地址复用器340输出的行地址ra进行解码，并且激活与行地址ra对应的字线。例如，激活的存储体行解码器将字线驱动电压施加到与行地址对应的字线。
128.列地址锁存器350从地址寄存器320接收列地址col_addr，并且临时地存储接收的列地址col_addr。在一些实施例中，在突发模式(burst mode)下，列地址锁存器350生成从接收的列地址col_addr递增的列地址。列地址锁存器350将临时存储的或生成的列地址施加到第一存储体列解码器370a至第八存储体列解码器370h。
129.第一存储体列解码器370a至第八存储体列解码器370h中被激活的一个存储体列解码器通过i/o选通电路390激活与存储体地址bank_addr和列地址col_addr对应的感测放大器。
130.i/o选通电路390包括用于选通输入/输出数据的电路，并且还包括输入数据掩码逻辑、用于存储从第一存储体阵列410至第八存储体阵列480输出的数据的读取数据锁存器、以及用于将数据写入到第一存储体阵列410至第八存储体阵列480的写入驱动器。
131.从第一存储体阵列410至第八存储体阵列480中的一个存储体阵列读取的数据(包
括主数据和第一奇偶校验数据)由结合到将从其读取数据的一个存储体阵列的感测放大器感测，并且读取的数据被存储在读取数据锁存器中。存储在读取数据锁存器中的数据可通过数据i/o缓冲器313a被提供给外部或另外的存储器裸片。
132.将被写入到第一存储体阵列410至第八存储体阵列480中的一个存储体阵列中的数据可被提供给i/o选通电路390，并且i/o选通电路390可通过写入驱动器将数据写入到一个存储体阵列中。
133.数据i/o缓冲器313a可在写入操作中通过i/o选通电路390将主数据md和第一奇偶校验数据prt1存储在存储器单元阵列400中，并且可在读操作中通过i/o选通电路390向接口电路230提供主数据md和第一奇偶校验数据prt1。
134.控制逻辑电路310可控制存储器裸片300a的操作。例如，控制逻辑电路310可生成用于存储器裸片300a的控制信号以便执行写入操作或读取操作。控制逻辑电路310包括对从内部命令生成器210接收的命令cmd进行解码的命令解码器311a和设置存储器裸片300a的操作模式的模式寄存器312。
135.图15示出图14的存储器裸片中的第一存储体阵列的示例。
136.参照图15，第一存储体阵列410包括多条字线wl1至wlm(m是大于2的自然数)、多条位线btl1至btln(n是大于2的自然数)和设置在字线wl1至wlm与位线btl1至btln之间的交叉点处的多个动态存储器单元mc。每个动态存储器单元mc包括结合到字线wl1至wlm中的每条字线和位线btl1至btln中的每条位线的单元晶体管和结合到单元晶体管的单元电容器。第一存储体阵列410可包括存储主数据md的正常单元区域和存储第一奇偶校验数据prt1的奇偶校验单元区域。
137.在图14和图15中，存储器裸片300a被示出为用包括易失性存储器单元的dram来实现。在示例性实施例中，存储器裸片300a至300k中的每个存储器裸片可用包括电阻式存储器单元的电阻式存储器装置或其它存储器装置来实现。
138.图16a至图16c示出在写入操作中在图2的存储器系统中的存储器控制器与堆叠存储器装置之间交换数据的示例性实施例。
139.图17a至图17c示出在读取操作中在图2的存储器系统中的存储器控制器与堆叠存储器装置之间交换数据的示例性实施例。
140.参照图16a至图16c和图17a至图17c，存储器单元阵列400包括正常单元区域nca和奇偶校验单元区域pca，存储器控制器20包括第一ecc引擎30，并且堆叠存储器装置70包括接口电路230，接口电路230包括第二ecc引擎500。
141.图16a至图16c示出在写入操作中在存储器系统中交换数据。
142.参照图16a，在写入操作的第一模式下，第一ecc引擎30使用第一ecc对主数据md执行ecc编码以生成第一奇偶校验数据prt1，并且向堆叠存储器装置70提供主数据md和第一奇偶校验数据prt1。第二ecc引擎500不执行ecc编码，并且接口电路230将主数据md和第一奇偶校验数据prt1存储在存储器单元阵列400中的结合到字线wlj的目标页中。
143.参照图16b，在写入操作的第二模式下，第二ecc引擎500从存储器控制器20接收主数据md和第一奇偶校验数据prt1，使用第二ecc对主数据md执行ecc编码以生成第二奇偶校验数据prt2，将第一奇偶校验数据prt1和第二奇偶校验数据prt2进行比较，响应于第二奇偶校验数据prt2与第一奇偶校验数据prt2不同而将错误标志efl发送到存储器控制器20，
从存储器控制器20重新接收主数据md和第一奇偶校验数据prt1，并且将主数据md和第一奇偶校验数据prt1存储在存储器单元阵列400中的结合到字线wlj的目标页中。
144.参照图16c，在写入操作的第三模式下，存储器控制器20向堆叠存储器装置70提供主数据md，第二ecc使用第二ecc对主数据md执行ecc编码以生成第二奇偶校验数据prt2，并且将主数据md和第二奇偶校验数据prt2存储在存储器单元阵列400中的结合到字线wlj的目标页中。
145.图17a至17c示出在读取操作中在存储器系统中交换数据。
146.参照图17a，在读取操作的第一模式下，第二ecc引擎500从存储器单元阵列400中的结合到字线wlj的目标页读取主数据md和第一奇偶校验数据prt1，使用第二ecc对主数据md和第一奇偶校验数据prt1执行ecc解码以校正主数据md中的单个位错误(sbe)(单个位错误是第一类型的错误)(sbe校正由参考标记581表示)，并且将主数据md和第一奇偶校验数据prt1发送到存储器控制器20。第一ecc引擎30使用第一ecc对主数据md和第一奇偶校验数据prt1执行ecc解码以校正主数据md中的多位错误(mbe)(第二类型的错误)(mbe校正由参考标记582表示)。在示例性实施例中，第二ecc引擎500可将指示单个位错误被校正的解码状态标志(dsf)发送到存储器控制器20。
147.参照图17b，在读取操作的第二模式下，第二ecc引擎500从存储器单元阵列400中的结合到字线wlj的目标页读取主数据md和第一奇偶校验数据prt1，使用第二ecc对主数据md和第一奇偶校验数据prt1执行ecc解码以校正主数据md中的多位错误(第一类型的错误)(mbe校正由参考标记583表示)，并且将主数据md和第一奇偶校验数据prt1发送到存储器控制器20。第一ecc引擎30使用第一ecc对主数据md和第一奇偶校验数据prt1执行ecc解码以校正主数据md中的多位传输错误(第二类型的错误)(mbe校正由参考标记584表示)。传输错误在主数据md正从堆叠存储器装置70发送到存储器控制器20期间生成。在示例性实施例中，第二ecc引擎500可将指示多位错误被校正的解码状态标志(dsf)发送到存储器控制器20。
148.参照图17c，在读取操作的第三模式下，第二ecc引擎500从存储器单元阵列400中的结合到字线wlj的目标页读取主数据md和第二奇偶校验数据prt2，使用第二ecc对主数据md和第二奇偶校验数据prt2执行ecc解码以校正主数据md中的多位错误(mbe校正由参考标记586表示)，并且将主数据md和包括与多位错误相关联的信息的解码状态标志dsf发送到存储器控制器20。第一ecc引擎30接收主数据md和解码状态标志dsf，并且基于解码状态标志dsf确定多位错误的位置。
149.参照图7至图17c，主数据md包括2^s位(即，2的s次幂位)的数据位(s是等于或大于6的自然数)，第一奇偶校验数据prt1和第二奇偶校验数据prt2中的每个包括2^(s-2)位(即，2的(s-2)次幂位)的奇偶校验位，并且主数据md的数据位包括第一符号至第八符号，第一符号至第八符号中的每个符号包括2^(s-3)(即，2的(s-3)次幂位)位。例如，在s是6的情况下，主数据md包括2^6位(64位)的数据位，第一奇偶校验数据包括2^(6-2)位(16位)的数据位，并且符号包括2^(6-3)位(8位)的数据位。第二ecc引擎500可校正主数据md中的第一类型的错误，并且第一ecc引擎30可校正主数据md中的第二类型的错误。在一个示例性实施例中，第一类型的错误可对应于单个位错误，并且第二类型的错误可对应于多位错误。在一个示例性实施例中，当第一类型的错误可对应于多位错误时，第二类型的错误可对应于传
输错误。
150.另外，因为第一ecc引擎30和第二ecc引擎500共享相同的ecc，所以第一ecc引擎30和第二ecc引擎500共享相同的奇偶校验矩阵，第一ecc引擎30和第二ecc引擎500可基于相同的ecc生成相同的奇偶校验数据，并且第一ecc引擎30和第二ecc引擎500可使用相同的ecc在ecc解码中校正不同类型的错误。
151.图18a是示出根据示例性实施例的半导体存储器装置的框图。
152.参照图18a，半导体存储器装置600a可包括提供堆叠芯片结构的第一组裸片610和第二组裸片620。
153.第一组裸片610可包括至少一个缓冲器裸片611。第二组裸片620可包括多个存储器裸片620-1至620-p，多个存储器裸片620-1至620-p堆叠在至少一个缓冲器裸片611上并通过多个基底通孔(或硅通孔(tsv))线传送数据。
154.存储器裸片620-1至620-p中的每个存储器裸片可包括用于存储数据和奇偶校验位的单元核622。单元核622可包括存储主数据的正常单元区域和存储奇偶校验数据的奇偶校验单元区域。
155.缓冲器裸片611可包括接口电路612，并且接口电路612可包括ecc引擎614。接口电路612可采用图8中的接口电路230，并且ecc引擎614可采用图9的ecc引擎500。因此，接口电路612和图3中的第一ecc引擎30共享相同的ecc以共享相同的奇偶校验矩阵，可基于相同的ecc生成相同的奇偶校验数据，并且可使用相同的ecc在ecc解码中校正不同类型的错误。
156.半导体存储器装置600a可以是通过tsv线传送数据和控制信号的堆叠存储器装置或堆叠芯片型存储器装置。tsv线也可被称为“贯穿电极(through electrode)”。
157.通过以上描述，在一个存储器裸片620-p处形成的数据tsv线组632可包括多条tsv线l1至lp，并且奇偶校验tsv线组634可包括多条tsv线l10至lq。数据tsv线组632的tsv线l1至lp和奇偶校验tsv线组634的奇偶校验tsv线l10至lq可连接到对应地形成在存储器裸片620-1至620-p之中的微凸块mcb。
158.存储器裸片620-1至620-p中的至少一个存储器裸片可包括dram单元，每个dram单元包括至少一个存取晶体管和一个存储电容器。半导体存储器装置600可具有三维(3d)芯片结构或2.5d芯片结构，用于通过数据总线b10与主机通信。缓冲器裸片611可通过数据总线b10与存储器控制器连接。
159.图18b是示出根据其它示例性实施例的半导体存储器装置的框图。
160.图18b的半导体存储器装置600b与图18a的半导体存储器装置600a的不同之处在于存储器裸片620-p还包括单元核ecc引擎624。
161.单元核ecc引擎624与ecc引擎614共享相同的ecc以与ecc引擎614共享相同的奇偶校验矩阵，对通过tsv线提供的数据执行ecc编码，并且对从单元核622提供的数据执行ecc解码。
162.图19是根据示例性实施例的采用图18的半导体存储器装置的3d芯片结构的剖视图。
163.图19示出3d芯片结构700，在3d芯片结构700中主机和hbm在没有中间层的情况下直接连接。
164.参照图19，主机裸片710(诸如，片上系统(soc)、中央处理器(cpu)或图形处理器
(gpu))可使用倒装芯片凸块fb设置在印刷电路板(pcb)720上。存储器裸片d11至d14可堆叠在主机裸片710上以实现hbm结构(诸如，图18中的存储器裸片620)。在图19中，省略了图18中的缓冲器裸片611或逻辑裸片。然而，缓冲器裸片611或逻辑裸片可设置在存储器裸片d11与主机裸片710之间。为了实现hbm，可在存储器裸片d11至d14处形成tsv线。tsv线可与布置在存储器裸片d11至d14之间的微凸块mcb电连接。主机裸片710可包括包含第二ecc引擎的接口电路711。
165.图20a是示出根据示例性实施例的存储器系统的写入操作的流程图。
166.参照图1至图20a，提供了一种存储器系统10a的写入操作，该存储器系统10a包括具有第一ecc引擎30的存储器控制器20和与存储器控制器20通信并包括第二ecc引擎500的半导体存储器装置(堆叠存储器装置)70。存储器控制器20中的第一ecc引擎30使用第一ecc对主数据md执行ecc编码以生成第一奇偶校验数据prt1(s110)。存储器控制器20将主数据md和第一奇偶校验数据prt1发送到半导体存储器装置70(s120)。
167.半导体存储器装置70将主数据md和第一奇偶校验数据prt1存储在存储器单元阵列的目标页中(s130)。
168.在一个示例性实施例中，第二ecc引擎500使用具有与第一ecc相同的奇偶校验矩阵的第二ecc对主数据md执行ecc编码以生成第二奇偶校验数据prt2，并且基于第一奇偶校验数据prt1和第二奇偶校验数据prt2的比较将错误标志efl发送到存储器控制器20。存储器控制器20可响应于错误标志efl将主数据md和第一奇偶校验数据prt1重新发送到半导体存储器装置70。
169.图20b是示出根据示例性实施例的存储器系统的读取操作的流程图。
170.参照图1至图19和图20b，i/o选通电路390基于来自存储器控制器20的命令cmd和地址addr从存储器单元阵列400的目标页读取主数据md和第一奇偶校验数据prt1(s210)，主数据md和第一奇偶校验数据prt1被提供到第二ecc引擎500。第二ecc引擎500使用具有与第一ecc相同的奇偶校验矩阵的第二ecc对主数据md和第一奇偶校验数据prt1执行ecc解码以校正主数据md中的第一类型的错误(s220)。
171.第二ecc引擎500将第一奇偶校验数据prt1和第一类型的错误已被校正的主数据md与解码状态标志dsf一起发送到存储器控制器(s230)。解码状态标志dsf可指示校正的错误的类型。
172.存储器控制器20中的第一ecc引擎30接收主数据md和第一奇偶校验数据prt1，并且使用第一ecc对主数据md和第一奇偶校验数据prt1执行ecc解码以校正主数据md中的第二类型的错误(s240)。
173.在一个示例性实施例中，第一类型的错误可对应于单个位错误，并且第二类型的错误可对应于多位错误。在一个示例性实施例中，第一类型的错误可对应于多位错误，并且第二类型的错误可对应于单个位错误。在一个示例性实施例中，当第一类型的错误可对应于多位错误时，第二类型的错误可对应于传输错误。
174.图21是示出根据示例性实施例的包括堆叠存储器装置的半导体封装件的示图。
175.参照图21，半导体封装件900可包括一个或多个堆叠存储器装置910和gpu 920。
176.根据示例性实施例，堆叠存储器装置910和gpu 920可安装在中间层930上，并且其上安装有堆叠存储器装置910和gpu 920的中间层可安装在封装基底940上。封装基底940可
安装在焊球950上。
177.gpu 920可执行与图2中的存储器控制器20相同的操作，或者可被包括在存储器控制器20中。gpu 920可包括使用第一ecc的第一ecc引擎。gpu920可将在图形处理中生成或使用的数据存储在堆叠存储器装置910中。
178.堆叠存储器装置910可以以各种形式来实现，并且堆叠存储器装置910可以是以其中堆叠有多个层的高带宽存储器(hbm)形式的存储器装置。因此，堆叠存储器装置910可包括缓冲器裸片及多个存储器裸片。缓冲器裸片可包括接口电路，并且接口电路可包括使用与第一ecc共享相同奇偶校验矩阵的第二ecc的第二ecc引擎。每个存储器裸片包括存储器单元阵列，并且存储器单元阵列包括正常单元区域和奇偶校验单元区域。因此，因为第一ecc引擎和第二ecc引擎共享相同的ecc，所以第一ecc引擎和第二ecc引擎共享相同的奇偶校验矩阵，第一ecc引擎和第二ecc引擎500可基于相同的ecc生成相同的奇偶校验数据，并且第一ecc引擎和第二ecc引擎可使用相同的ecc在ecc解码中校正不同类型的错误。
179.多个堆叠存储器装置910可安装在中间层930上，并且gpu 920可与多个堆叠存储器装置910通信。例如，堆叠存储器装置910和gpu 920中的每个可包括物理区域，并且可通过物理区域在堆叠存储器装置910与gpu 920之间执行通信。
180.这里，中间层930可包括嵌入式多裸片互连桥接(emib)，该嵌入式多裸片互连桥接(emib)可以以有机或非tsv方式制造，或者可具有tsv形式或印刷电路板(pcb)形式。
181.根据示例性实施例，由附图中的块表示的组件、元件、模块或单元(在本段中统称为“组件”)中的至少一个(诸如，ecc编码器31和ecc解码器33)可被实现为执行以上描述的各自的功能的各种数量的硬件、软件和/或固件结构。例如，这些组件中的至少一个组件可使用可通过一个或多个微处理器或其它控制设备的控制来执行各自的功能的直接电路结构(诸如，存储器、处理器、逻辑电路、查找表等)，。此外，这些组件中的至少一个组件可具体地由包含用于执行指定的逻辑功能的一个或多个可执行指令并且由一个或多个微处理器或其它控制设备来执行的模块、程序或代码的部分来实现。此外，这些组件中的至少一个组件可包括处理器(诸如，执行各个功能的中央处理器(cpu))、微处理器等)或者可由处理器来实现。这些组件中的两个或更多个组件可组合成一个单个组件，所述一个单个组件执行组合的两个或更多个组件的所有操作或功能。此外，这些组件中的至少一个组件的至少部分功能可由这些组件中的另外的组件执行。此外，尽管在以上框图中未示出总线，但是可通过总线执行组件之间的通信。以上示例性实施例的功能性方面可以以在一个或多个处理器上执行的算法来实现。此外，由块或处理步骤表示的组件可采用用于电子配置、信号处理和/或控制、数据处理等的任何数量的现有技术。
182.公开的方面可应用于采用半导体存储器装置和堆叠存储器装置以提高纠错能力的各种系统。
183.前述是示例性实施例的说明，并且不应被解释为对示例性实施例的限制。尽管已经描述了几个示例性实施例，但是本领域技术人员将容易地理解，在实质上不脱离公开的新颖性教导和优点的情况下，许多修改在示例性实施例中是可行的。因此，所有这样的修改意在被包括在如权利要求书中限定的公开的范围内。