移位寄存器、控制方法、发光控制电路以及显示装置与流程

本申请涉及显示技术领域，特别是一种移位寄存器、控制方法、发光控制电路及显示装置。

背景技术：

通常，现有pmosoled内部补偿像素电路的驱动方案中，需要emgoa和gategoa两组goa输出，其中，emgoa提供n型输出以输出em(发光)信号，gategoa提供p型输出以输出gate信号。然而，设置两组goa单元会使得显示面板左右边框较宽，而且实现智能显示和低功耗显示对驱动电路工艺要求比较复杂。因此，如何简化驱动电路的工艺并保证同时提供n和p两种类型的输出成了亟待解决的问题。

技术实现要素：

本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请需要提供一种移位寄存器、控制方法、发光控制电路及显示装置。

本申请实施方式的所述移位寄存器包括输入模块、第一节点、第二节点、第一控制模块、第二控制模块、第三节点、发光信号输出模块以及栅极控制模块；其中，

所述输入模块连接第一节点和第二节点，用于接收输入信号并控制所述第一节点和第二节点的电位；

所述第一控制模块连接所述第一节点和第二节点，用于根据所述第一节点的电位控制第二节点的电位；

所述第二控制模块连接所述第一节点、所述第三节点以及所述栅极控制模块，用于控制所述第一节点和所述第三节点的电位以及控制所述栅极控制模块输出栅极控制信号；和

所述发光信号输出模块连接所述第二节点和所述第三节点，用于根据所述第二节点或第三节点的电位输出所述发光控制信号。

在某些实施方式中，所述移位寄存器连接信号输入端，所述栅极控制模块包括第一子栅极控制模块、第二子栅极控制模块以及第一输出端；

所述第一子栅极控制模块连接第一电平端和所述信号输入端以及所述第一输出端，所述第一子栅极控制模块用于根据所述信号输入端传输的输入信号将所述第一电平端的第一电平传输至所述第一输出端；

所述第二子栅极控制模块连接所述第二控制模块、第一时钟信号端和所述第一输出端，用于根据所述第二控制模块输入的电位将所述第一时钟信号端的第一时钟信号传输至所述第一输出端。

在某些实施方式中，所述第一子栅极控制模块包括第一输出控制晶体管、第一输出晶体管和第一存储电容；其中，

所述第一输出控制晶体管的第一极接入所述第一电平端，所述第一输出控制晶体管的第二极连接所述第一存储电容，所述第一输出控制晶体管的栅极接入所述信号输入端；

所述第一输出晶体管的第一极连接所述第一电平端，所述第一输出晶体管的第二极连接所述第一输出端，所述第一输出控制晶体管的栅极连接所述信号输入端；

第一存储电容，所述第一存储电容的第一端连接所述第一输出控制晶体管的第二极，所述第一存储电容的第二端连接所述第一输出端。

在某些实施方式中，所述第二子栅极控制模块包括第二输出控制晶体管、第二输出晶体管；其中，

所述第二输出控制晶体管的第一极和栅极连接所述第二控制模块，所述第二输出控制晶体管的第二极连接所述第一存储电容和所述第二输出晶体管；

所述第二输出晶体管的第一极连接所述第一时钟信号端，所述第二输出晶体管的第二极连接所述第一输出端，所述第一输出晶体管的栅极连接所述第二输出控制晶体管的第二极。

在某些实施方式中，所述发光信号输出模块包括第三输出晶体管、第四输出晶体管和第二输出端，

所述第三输出晶体管的第一极连接第二电平端，所述第三输出晶体管的第二极连接所述第二输出端，所述第三输出晶体管的栅极连接所述第二节点；

所述第四输出晶体管的第一极连接第一电平端，所述第四输出晶体管的第二极连接所述第二输出端，所述第四输出晶体管的栅极连接所述第三节点。

在某些实施方式中，所述移位寄存器连接信号输入端，所述输入模块包括第一晶体管、第二晶体管和第三晶体管；其中

所述第一晶体管的第一极连接所述信号输入端，所述第一晶体管的第二极连接所述第二节点，所述第一晶体管的栅极连接第一时钟信号端；

所述第二晶体管的第一极连接第二电平端，所述第二晶体管的第二极连接所述第一节点，所述第二晶体管的栅极连接所述第一时钟信号端；

所述第三晶体管的第一极连接所述第一时钟信号，所述第三晶体管的第二极连接所述第一节点，所述第三晶体管的栅极连接所述第二节点；

在某些实施方式中，所述输入模块还包括：

第二存储电容，所述第二存储电容的第一端连接所述第二时钟信号端，所述第二存储电容的第二端连接所述第二节点。

在某些实施方式中，所述第一控制模块包括第四晶体管和第五晶体管，

所述第四晶体管的第一极连接第一电平端，所述第四晶体管的第二极连接所述第五晶体管，所述第四晶体管的栅极连接所述第一节点；

所述第五晶体管的第一极连接所述第四晶体管的第二极，所述第五晶体管的第二极连接所述第二节点，所述第五晶体管的栅极连接第二时钟信号端。

在某些实施方式中，移位寄存器还包括第五节点和第六节点，所述第一控制模块包括第四晶体管、第五晶体管和第二存储电容，其中

所述第四晶体管的第一极连接第一电平端，所述第四晶体管的第二极连接所述第二存储电容，所述第四晶体管的栅极连接所述第五节点；

所述第五晶体管的第一极连接所述第二时钟信号端，所述第五晶体管的第二极连接所述第二存储电容，所述第五晶体管的栅极连接第二节点；

所述第二存储电容的第一端连接所述第四晶体管的第二极和所述第五晶体的第二极，所述第二存储电容的第二端连接所述第二节点。

在某些实施方式中，所述移位寄存器还包括隔离模块，所述隔离模块包括第一隔离晶体管和第二隔离晶体管，所述第一隔离晶体管用于隔离所述第一节点和所述第五节点，所述第二隔离晶体管用于隔离所述第二节点和所述第六子节点；

所述第一隔离晶体管的第一极连接所述第五节点，所述第一隔离晶体管的第二极连接所述第一节点，所述第一隔离晶体管的栅极连接第二电平端；

所述第二隔离晶体管的第一极连接所述第六节点，所述第一隔离晶体管的第二极连接所述第二节点，所述第二隔离晶体管的栅极连接第二电平端。

在某些实施方式中，所述第二控制模块包括第六晶体管、第七晶体管、第八晶体管、第三存储电容、第四存储电容和第四节点；其中

所述第六晶体管的第一极连接第二时钟信号端，所述第六晶体管的第二极连接所述第四节点，所述第六晶体管的栅极连接所述第一节点；

所述第七晶体管的第一极连接所述第四节点，所述第七晶体管的第二极连接所述第三节点，所述第七晶体管的栅极连接所述第二时钟信号端；

所述第八晶体管的第一极连接第一电平端，所述第八晶体管的第二极连接所述第三节点，所述第八晶体管的栅极连接所述第二节点；

所述第三存储电容的第一端连接所述第三节点，所述第三存储电容的第二端连接所述第一电平端；

所述第四存储电容的第一端连接所述第一节点，所述第四存储电容的第二端连接所述第四节点。

本申请的移位寄存器发光控制电路，包括如上述任意一项所述的移位寄存器。

本申请实施方式的显示装置，包括像素驱动电路和如上述所述的发光控制电路。

在某些实施方式中，所述像素驱动电路与上述任意一项所述的移位寄存器连接，所述像素驱动电路包括发光信号输入端和栅极信号输入端，所述发光信号输入端连接所述发光信号输出模块，所述栅极信号输入端连接所述栅极控制模块，所述发光信号输入端用于接收所述发光信号输出模块输出的所述发光控制信号，所述栅极信号输入端用于接收所述栅极信号输出模块输出的栅极控制信号。

本申请实施方式的控制方法，用于控制上述任意一项所述的移位寄存器，所述控制方法包括：

在所述输入模块接收到3h的所述输入信号的第1h后，控制所述发光信号输出模块输出3h的发光控制信号；和

在所述输入模块接收到3h的所述输入信号的第2h后，控制所述栅极控制模块输出小于1h的栅极控制信号。

本申请实施方式的移位寄存器、控制电路、发光控制电路及显示装置中，通过对输入模块、第一节点、第二节点、第一控制模块、第二控制模块、第三节点、发光信号输出模块以及栅极控制模块的设置，在输入模块接收到输入信号后，发光信号输出模块能够输出发光控制信号，栅极控制模块能够输出栅极控制信号。如此，简化了电路设计，从而减低了成本并可以实现窄边框。

本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：

图1是本申请实施方式的移位寄存器的模块示意图。

图2是本申请实施方式的移位寄存器的又一模块示意图。

图3是本申请实施方式的移位寄存器的电路连接示意图。

图4是本申请实施方式的移位寄存器的电路连接示意图。

图5是本申请实施方式的移位寄存器的时序图。

图6是本申请实施方式的显示装置的模块示意图。

主要元件符号说明：

输入模块11、第一晶体管m1、第二晶体管m2、第三晶体管m3、第二存储电容c2；

第一控制模块12、第四晶体管m4、第五晶体管m5；

第二控制模块13、第六晶体管m6、第七晶体管m7、第八晶体管m8、第三存储电容c3、第四存储电容c4；

发光信号输出模块14、第三输出晶体管m10、第四输出晶体管m9、第二输出端out2；

栅极控制模块15、第一子栅极控制模块152、第一输出控制晶体管m12、第一输出晶体管m14、第一存储电容c1、第二子栅极控制模块154、第二输出控制晶体管m13、第二输出晶体管m11、第一输出端out1；

隔离模块16、第一隔离晶体管m15、第二隔离晶体管m16；

第一节点p1、第二节点p2、第三节点p3、第四节点p4、第五节点p5、第六节点p6；

信号输入端in、输入信号input、第一电平端vgh、第一电平vgh、第二电平端vgl、第二电平vgl、第一时钟信号端clk、第一时钟信号clk、第二时钟信号端clkb、第二时钟信号clkb；

移位寄存器10、发光控制电路100、栅极驱动电路200、显示装置1000。

具体实施方式

下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

另外，需要说明的是，本申请实施方式中，采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。

此外，按照晶体管的特性区分可以将晶体管分为n型和p型晶体管，本公开的实施方式均以p型晶体管为例进行说明，也即是，本申请的实施方式中，晶体管的栅极接收到低电平信号时，晶体管的第一极和第二极导通。基于本公开对p型晶体管实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用n型晶体管的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

请参阅图1，本申请提供了一种移位寄存器10，包括输入模块11、第一节点p1、第二节点p2、第一控制模块12、第二控制模块13、第三节点p3、栅极控制模块15和发光信号输出模块14。

其中，输入模块11连接第一节点p1和第二节点p2，用于控制第一节点p1和第二节点p2的电位。第一控制模块12连接第一节点p1和第二节点p2，用于根据第一节点p1的电位控制第二节点p2的电位。第二控制模块13连接第一节点p1、第三节点p3以及栅极控制模块15，用于控制第一节点p1和第三节点p3的电位，第二控制模块13还用于控制栅极控制模块15输出栅极控制信号，发光信号输出模块14连接第二节点p2和第三节点p3，用于根据第二节点p2或第三节点p3的电位输出发光控制信号。

本申请的移位寄存器10中，通过对输入模块11、第一节点p1、第二节点p2、第一控制模块12、第二控制模块13、第三节点p3、发光信号输出模块14以及栅极控制模块15的设置，在输入模块11接收到输入信号input后，发光信号输出模块14能够输出发光控制信号，栅极控制模块15能够输出栅极控制信号。如此，移位寄存器10能够提供两种类型的输出，简化了驱动电路的工艺，降低了成本，并且，有利于简化显示面板的结构，使得显示面板实现窄边框设计，提升了用户体验。

请参阅图3或图4，具体地，移位寄存器10分别连接第一时钟信号端clk、第二时钟信号端clkb、第一电平端vgh和第二电平端vgl以及信号输入端in以及像素驱动电路，其中。第一时钟信号端clk用于向移位寄存器10传输第一时钟信号clk，第二时钟信号端clkb用于向移位寄存器10传输第二时钟信号clkb，信号输入端in用于向移位寄存器10传输输入信号input。第一电平端vgh用于向移位寄存器10传输第一电平vgh，第二电平端vgl用于向移位寄存器10传输第二电平vgl。

其中，第一时钟信号clk和第二时钟信号clkb包括高电平信号和低电平信号，且第一时钟信号clk和第二时钟信号clkb的周期时长相同。在一个时钟周期内，高电平信号时长大于低电平信号时长。输入信号input为包括高电平信号和低电平信号，输入信号input的高电平信号时长大于第一时钟信号clk或第二时钟信号clkb的时钟周期，例如。输入信号input的高电平信号时长为3h，则一个时钟周期小于3h。第一电平vgh与第二电平vgl反相，例如，在本申请中，第一电平vgh为高电平，第二电平vgl为低电平。

进一步地，第一时钟信号clk、第二时钟信号clkb为高电平信号时的电位大小可以与第一电压的电位相同，第一时钟信号clk、第二时钟信号clkb为低电平信号时的电位大小可以与第二电压的电位相同，另外，第一时钟信号clk的高电平信号的电位大小可以等于第一电平vgh，第一时钟信号clk的低电平信号的电位大小可以等于第二电平vgl。

移位寄存器10包括有输入模块11、第一控制模块12、第二控制模块13、栅极控制模块15、发光信号输出模块14、第一节点p1、第二节点p2、第三节点p3和第四节点p4。

输入模块11通过接入第一节点p1和第二节点p2实现与第一控制模块12、第二控制模块13和发光信号输出模块14。第一控制模块12通过接入第一节点p1和第二节点p2实现与发光信号输出模块14和第二控制模块13连接。第二控制模块13接入第三节点p3实现与发光信号输出模块14连接，通过接入第四节点p4实现与栅极控制模块15连接。

请进一步地结合图3，输入模块11包括输入模块11包括第一晶体管m1、第二晶体管m2、第三晶体管m3和第二存储电容c2，当然，在一些实施方式中，输入模块11也可不包括第二存储电容c2(如图4所示)。

其中，第一晶体管m1的第一极连接信号输入端in，第一晶体管m1的第二极连接第二节点p2，第一晶体管m1的栅极连接第一时钟信号端clk，第一晶体管m1用于根据第一时钟信号端clk的第一时钟信号clk将信号输入端in的输入信号input传输至第二节点p2以改变第二节点p2的电位。

第二晶体管m2的第一极连接第二电平端vgl，第二晶体管m2的第二极连接第一节点p1，第二晶体管m2的栅极连接第一时钟信号端clk，第二晶体管m2用于根据第一时钟信号端clk的第一时钟信号clk传输至第一节点p1。

第三晶体管m3的第一极连接第一时钟信号端clk，第三晶体管m3的第二极连接第一节点p1，第三晶体管m3的栅极连接第二节点p2。第三晶体管m3用于根据第二节点p2的电位将第一时钟信号端clk的第一时钟信号clk传输至第一节点p1。

第二存储电容c2的第一端连接第二时钟信号端clkb，第二存储电容c2的第二端连接第二节点p2，用于补偿第二节点p2的电位。

请进一步地结合图3，在某些实施方式中，第一控制模块12包括第四晶体管m4和第五晶体管m5。

第四晶体管m4的第一极连接第一电平端vgh，第四晶体管m4的第二极连接第五晶体管m5，第四晶体管m4的栅极连接第一节点p1，第四晶体管m4用于根据第一节点p1的电位将第一电平端vgh的第一电平vgh传输至第五晶体管m5。

第五晶体管m5的第一极连接第四晶体管m4的第二极，第五晶体管m5的第二极连接第二节点p2，第五晶体管m5的栅极连接第二时钟信号端clkb，用于根据第二时钟信号端clkb的第二时钟信号clkb将第四晶体管m4传输的第一电平vgh写入至第二节点p2。

请结合图4，在另一些实施方式中，移位寄存器10还包括第五节点p5和第六节点p6，第一控制模块12包括第四晶体管m4和第五晶体管m5和第二存储电容c2。

其中，第四晶体管m4的第一极连接第一电平端vgh，第四晶体管m4的第二极连接第二存储电容c2，第四晶体管m4的栅极连接第五节点p5，第四晶体管m4用于根据第五节点p5的电位将第一电平端vgh的第一电平vgh传输至第二存储电容c2。

第五晶体管m5的第一极连接第二时钟信号端clkb，第五晶体管m5的第二极连接第二存储电容c2，第五晶体管m5的栅极连接第二节点p2，用于根据第二节点p2的电位将第二时钟信号端clkb的第二时钟信号clkb写入至第二存储电容c2。

第二存储电容c2的第一端连接第四晶体管m4的第二极和第五晶体m5的第二极，第二存储电容c2的第二端连接第二节点p2。

请参阅图2和图4在某些实施方式中，移位寄存器10还包括隔离模块16，隔离模块16包括第一隔离晶体管m15和第二隔离晶体管m16，第一隔离晶体管m15用于隔离第五节点p5和第一节点p1，第二隔离晶体管m16用于隔离第六节点p6和第二节点p2。

具体地，第一隔离晶体管m15的第一极连接第五节点p5，第一隔离晶体管m15的第二极连接第一节点p1，第一隔离晶体管m15的栅极连接第二电平端vgl。

第二隔离晶体管m16的第一极连接第六节点p6，第一隔离晶体管m15的第二极连接第二节点p2，第二隔离晶体管m16的栅极连接第二电平端vgl。

请进一步地结合图3或图4，在某些实施方式中，第二控制模块13包括第六晶体管m6、第七晶体管m7、第八晶体管m8、第三存储电容c3和第四存储电容c4。

第六晶体管m6的第一极连接第二时钟信号端clkb，第六晶体管m6的第二极连接第四节点p4，第六晶体管m6的栅极连接第一节点p1，用于根据第一节点p1的电位将第二时钟信号端clkb的第二时钟信号clkb写入第四节点p4。

第七晶体管m7的第一极连接第四节点p4，第七晶体管m7的第二极连接第三节点p3，第七晶体管m7的栅极连接第二时钟信号端clkb，用于根据第二时钟信号端clkb的第二时钟信号clkb将第四节点p4的电位写入第三节点p3。

第八晶体管m8的第一极连接第一电平端vgh，第八晶体管m8的第二极连接第三节点p3，第八晶体管m8的栅极连接第二节点p2，用于根据第二节点p2的电位将第一电平端vgh的第一电平vgh写入第三节点p3中。

第三存储电容c3的第一端连接第三节点p3，第三存储电容c3的第二端连接第一电平端vgh，用于补偿第三节点p3的电位。

第四存储电容c4的第一端连接第一节点p1，第四存储电容c4的第二端连接第四节点p4，用于补偿第一节点p1的电位。

栅极控制模块15包括第一子栅极控制模块152和第二子栅极控制模块154以及第一输出端out1。第一子栅极控制模块152连接第一电平端vgh和信号输入端in以及第一输出端out1，第一子栅极控制模块152用于根据信号输入端in传输的输入信号input将第一电平端vgh的第一电平vgh传输至第一输出端out1。第二子栅极控制模块154连接第二控制模块13、第一时钟信号端clk和第一输出端out1，用于根据第二控制模块13输入的电位将第一时钟信号端clk的第一时钟信号clk传输至第一输出端out1。

具体地，第一子栅极控制模块152包括第一输出控制晶体管m12、第一输出晶体管m14和第一存储电容c1。第一输出控制晶体管m12的第一极接入第一电平端vgh，第一输出控制晶体管m12的第二极连接第一存储电容c1，第一输出控制晶体管m12的栅极接入信号输入端in。第一输出晶体管m14的第一极连接第一电平端vgh，第一输出晶体管m14的第二极连接第一输出端out1，第一输出控制晶体管m12的栅极连接信号输入端in。

第一存储电容c1的第一端连接第一输出控制晶体管m12的第二极，第一存储电容c1的第二端连接第一输出端out1。

第一输出控制晶体管m12用于根据信号输入端in的输入信号input将第一电平端vgh的第一电平vgh写入第一存储电容c1的第一端。第一输出晶体管m14用于根据信号输入端in的输入信号input将第一电平端vgh的第一电平vgh写入第一输出端out1。第一存储电容c1用于补偿第一输出端out1的电位。

第二子栅极控制模块154包括第二输出控制晶体管m13、第二输出晶体管m11。其中，第二输出控制晶体管m13的第一极和栅极连接第二控制模块13，第二输出控制晶体管m13的第二极连接第一存储电容c1和第二输出晶体管m11。第二输出晶体管m11的第一极连接第一时钟信号端clk，第二输出晶体管m11的第二极连接第一输出端out1，第一输出晶体管m14的栅极连接第二输出控制晶体管m13的第二极。

第二输出控制晶体管m13用于根据第四节点p4的电位将第四节点p4的电位写入第一存储电容c1的第一端和第二输出晶体管m11的栅极，第二输出晶体管m11用于根据第二输出控制晶体管m13传输的第四节点p4的电位将第一时钟信号端clk的第一时钟信号clk传输至第一输出端out1。

发光信号输出模块14包括第三输出晶体管m10、第四输出晶体管m9和第二输出端out2。具体地，第三输出晶体管m10的第一极连接第二电平端vgl，第三输出晶体管m10的第二极连接第二输出端out2，第三输出晶体管m10的栅极连接第二节点p2。第四输出晶体管m9的第一极连接第一电平端vgh，第四输出晶体管m9的第二极连接第二输出端out2，第四输出晶体管m9的栅极连接第三节点p3。

第三输出晶体管m10用于根据第二节点p2的电位将第二电平端vgl的第二电平vgl传输至第二输出端out2。第四输出晶体管m9用于根据第三节点p3的电位将第一电平端vgh的第一电平vgh传输至第二输出端out2。

本申请实施方式还提供了一种控制方法，用于控制上述任意一项实施方式的移位寄存器10，控制方法包括：

s12：在输入模块接收到3h的输入信号的第1h后，控制发光信号输出模块输出3h的发光控制信号；和

s14：在输入模块接收到3h的输入信号的第2h后，控制栅极控制模块输出小于1h的栅极控制信号。

本申请的移位寄存器10的工作过程包括起始阶段、输入阶段、输出阶段，并且，输入信号input的时长为3h，第一时钟信号clk和第二时钟信号clkb的高电平信号的时长小于2h，低电平信号的时长小于1h。

下面请结合图3的移位寄存器以及图5的时序图为例介绍移位寄存器10的工作过程。

在起始阶段，输入信号input为低电平信号，第二节点p2的电位大小为第二电平vgl(低电平)或低于第二电平vgl。第三输出晶体管m10导通，第二电平端vgl与第二输出端out2导通，第二电平vgl通过第三输出晶体管m10传输至第二输出端out2，第二输出端out2输出低电平。同时，由于输入信号input为低电平信号，第一输出控制晶体管m12和第一输出晶体管m14导通，第一电平端vgh与第一存储电容c1和第一输出端out1连通，第一电平端vgh的第一电平vgh传输至第一存储电容c1和第一输出端out1，第一输出端out1输出高电平。

在输入阶段：

在输入阶段，信号输入端in输入的输入信号input为高电平信号。第二节点p2的电位为高电平，第三输出晶体管m10关闭。第一时钟信号clk为低电平信号，第二晶体管m2导通，第二电平端vgl连通第一节点，第二电平端vgl的第二电平vgl写入第一节点p1，使得第一节点的电位为低电平，使得第六晶体管m6导通，第四节点p4写入第一电平vgh(高电平)，第三节点p3保持高电平，第四输出晶体管m9关闭，第二输出端out2维持输出低电平。第二输出控制晶体管m13断开，且信号输入端in的输入信号input使得第一输出控制晶体管m12和第一输出晶体管m14关闭，第一输出端out1维持高电平。

输出阶段包括第一输出子阶段、第二输出子阶段和第三输出子阶段，其中：

第一输出子阶段：信号输入端in输入的输入信号input为高电平信号，第二时钟信号clkb为低电平信号，第一时钟信号clk为高电平信号，第二晶体管m2关闭，第一节点维持低电平，第六晶体管m6导通，第二时钟信号clkb写入第四节点p4和第三节点p3，第三节点p3和第四节点p4为低电平。第四输出晶体管m9导通，第二输出端out2与第一电平端vgh连接，第一电平端vgh的第一电平vgh写入第二输出端out2。第一输出端out1保持高电平。同时，第二输出控制晶体管m13导通，第三节点p3的电位写入第二输出晶体管m11的栅极，第二输出晶体管m111导通，第一时钟信号端clk与第一输出端out1连接，第一输出端out1电位为第一时钟信号clk(高电平)。

第二输出子阶段：输入信号input为高电平信号，在第一时钟信号clk为低电平信号，第二时钟信号clkb为高电平信号，第二晶体管m2关闭，第一节点p1维持低电平，使得第六晶体管m6保持开启，第二时钟信号clkb写入第四节点p4，第二输出控制晶体管m13和第七晶体管关闭，第三节点p3保持低电平，第四输出晶体管m9，第二输出端out2与第一电平端vgh连接，第一电平端vgh的第一电平vgh写入第二输出端out2，第二输出端out2保持高电平。同时，由于输入信号input为高电平信号，第一输出控制晶体管m12和第一输出晶体管14关闭，而又由于第二输出控制晶体管m13关闭，第一存储电容c1的第一端保持低电平，第二输出晶体管m11根据第一存储电容c1在第一端的电位导通，第一时钟信号端clk与第一输出端out1连通，第一时钟信号端clk通过第二输出晶体管m11向第一输出端out1输出第一时钟信号clk(低电平)，第一输出端out1输出低电平。

第三输出子阶段：输入信号input为低电平信号，第一时钟信号clk变为高电平信号，第二时钟信号clkb变为低电平信号，第二晶体管m2关闭，第一节点维持低电平使得第六晶体管m6导通，第七晶体管导通，第二时钟信号clkb写入第四节点p4和第三节点p3。第四输出晶体管m9导通，第一电平端vgh与第二输出端out2连通，第一电平vgh写入第二输出端out2，第二输出端out2输出高电平。同时，第二输出控制晶体管m13导通，第一输出控制晶体管m12和第一输出晶体管m14根据信号输入端in的低电平信号导通，第一输出端out1与第一电平端vgh连通，第一电平vgh写入第一输出端out1，第一输出端out1输出高电平。

下面请结合图4的移位寄存器以及图5的时序图为例介绍移位寄存器10的工作过程。

在起始阶段，输入信号input为低电平信号，第二节点p2的电位大小在低电平信号和第二存储电容c2的作用下，为第二电平vgl(低电平)或低于第二电平vgl。第三输出晶体管m10导通，第二电平端vgl与第二输出端out2导通，第二电平vgl通过第三输出晶体管m10传输至第二输出端out2，第二输出端out2输出低电平。同时，由于输入信号input为低电平信号，第一输出控制晶体管m12和第一输出晶体管m14导通，第一电平端vgh与第一存储电容c1和第一输出端out1连通，第一电平端vgh的第一电平vgh传输至第一存储电容c1和第一输出端out1，第一输出端out1输出高电平。

在输入阶段：

在输入阶段，输入信号input为高电平信号。第一时钟信号clk为低电平信号，第二时钟信号为高电平信号，输入信号input输入第六节点p6和第二节点p2，第二节点p2的电位为高电平，第三输出晶体管m10关闭。第二晶体管m2和第二隔离晶体管m16导通，第二电平端vgl连通第五节点p5和第一节点p1，第二电平端vgl的第二电平vgl写入第五节点p5和第一节点p1，使得第五节点p5和第一节点p1的电位为低电平，第六晶体管m6导通，第四节点p4写入第二时钟信号(高电平)，第三节点p3保持高电平，第四输出晶体管m9关闭，第二输出端out2维持输出低电平。第二输出控制晶体管m13断开，且信号输入端in的输入信号input使得第一输出控制晶体管m12和第一输出晶体管m14关闭，第一输出端out1维持高电平。

输出阶段包括第一输出子阶段、第二输出子阶段和第三输出子阶段，其中：

第一输出子阶段：信号输入端in输入的输入信号input为高电平信号，第二时钟信号clkb为低电平信号，第一时钟信号clk为高电平信号，第二晶体管m2关闭，第五节点p5和第一节点p1维持低电平，第六晶体管m6导通，第二时钟信号clkb(低电平)写入第四节点p4和第三节点p3，第三节点p3和第四节点p4为低电平。第四输出晶体管m9导通，第二输出端out2与第一电平端vgh连接，第一电平端vgh的第一电平vgh写入第二输出端out2。第一输出端out1输出高电平。同时，第二输出控制晶体管m13导通，第三节点p3的电位写入第二输出晶体管m111的栅极，第二输出晶体管m111导通，第一时钟信号端clk与第一输出端out1连接，第一输出端out1电位为第一时钟信号clk(高电平)。

第二输出子阶段：输入信号input为高电平信号，在第一时钟信号clk为低电平信号，第二时钟信号clkb为高电平信号，第二晶体管m2关闭，第五节点p5和第一节点p1维持低电平，使得第六晶体管m6保持开启，第二时钟信号clkb写入第四节点p4，第二输出控制晶体管m13和第七晶体管关闭，第三节点p3保持低电平，第四输出晶体管m9导通，第二输出端out2与第一电平端vgh连接，第一电平端vgh的第一电平vgh写入第二输出端out2，第二输出端out2输出高电平。同时，由于输入信号input为高电平信号，第一输出控制晶体管m12和第一输出晶体管14关闭，而又由于第二输出控制晶体管m13关闭，第一存储电容c1的第一端保持低电平，第二输出晶体管1根据第一存储电容c1在第一端的电位导通，第一时钟信号端clk与第一输出端out1连通，第一时钟信号端clk通过第二输出晶体管m11向第一输出端out1输出第一时钟信号clk(低电平)，第一输出端out1输出低电平。

第三输出子阶段：输入信号input为低电平信号，第一时钟信号clk变为高电平信号，第二时钟信号clkb变为低电平信号，第二晶体管m2关闭，第五节点p5和第一节点p1维持低电平使得第六晶体管m6导通，第七晶体管m7导通，第二时钟信号clkb写入第四节点p4和第三节点p3,第四输出晶体管m9导通，第一电平端vgh与第二输出端out2连通，第一电平vgh写入第二输出端out2，第二输出端out2输出高电平。同时，第二输出控制晶体管m13导通，第一输出控制晶体管m12和第一输出晶体管m14根据信号输入端in的低电平信号导通，第一输出端out1与第一电平端vgh连通，第一电平vgh写入第一输出端out1，第一输出端out1输出高电平。

请结合图6，本申请实施方式还提供了一种发光控制电路100，包括多个级联的移位寄存器10，其中，第一级移位寄存器10采用完全采用图3或图4的移位寄存器10，其他级的移位寄存器10中，第二输出控制晶体管m13既可以采用如图3或图4的连接方式与第四节点p4连接，还可以采用第二输出控制晶体管m13连接上一级移位寄存器10的第一输出端out1，其余部分采用与图3或图4中的连接方式。

另外，在一些实施方式中，在多个级联的移位寄存器10中，当前级的移位寄存器10的第二输出端out2可以连接下一级移位寄存器10的输入模块11，如此，使得当前级的移位寄存器10的第二输出端out2输出的发光控制信号可以作为下一级移位寄存器10的输入信号。

请进一步地结合图6，本申请还提供了一种显示装置1000，包括像素驱动电路20和如上述的发光控制电路100。移位寄存器10与像素驱动电路20连接，移位寄存器20用于在接收到输入信号后向像素驱动电路20传输栅极控制信号和发光控制信号。

在某些实施方式中，像素驱动电路20包括发光信号输入端和栅极信号输入端，发光信号输入端连接发光信号输出模块，栅极信号输入端连接栅极控制模块，发光信号输入端用于接收发光信号输出模块输出的发光控制信号，栅极信号输入端用于接收栅极信号输出模块输出的栅极控制信号。

显示装置1000可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。