测试装置和芯片模组的制作方法

1.本申请涉及内存技术领域，具体而言，涉及一种测试装置和芯片模组。


背景技术：

2.ddrx sdram(synchronous dynamic random access memory，同步动态随机访问存储器，简称“sdram”)是计算机系统主内存，经过多年的发展，已经发展到第五代即ddr5 sdram。ddr5 sdram是第五代双倍数据速率同步动态随机内存芯片颗粒，相比较于ddr4，其io接口电压降低，接口速率大幅提高，内存容量更大，接口信号减少，因而能够提供低功耗，高带宽，高容量的内存系统。然而随着传输速度的提高和接口电压的降低，对sdram信号传输的完整性带来更大的挑战。因此ddr5相对于ddr4，在ca信号上进行了重大革新，sdram从ddr4上使用一根cs，一根cke和26根ca线共计28根ca线，到ddr5上使用一根cs和14根ca线共计15根ca线，通过减少13根ca线来减少io接口数量和布线资源，进而减少信号串扰和节省功耗进而提高信号传输速度。
3.由于ddr5传输速率很高，信号完整性遇到极大的挑战，命令协议复杂，针对ddr5的测试来说，有必要对其进行硅后测试，以测试芯片控制器所发送的命令序列满足ddr5的协议规格书。


技术实现要素：

4.本申请实施例的目的在于提供一种测试装置和芯片模组，实现了共享一套电路对cs和ca序列进行时序检查，来加速芯片控制器的测试和快速调试。
5.本申请实施例第一方面提供了一种命令调度方法，包括：第一采集器，用于采集待测模组接口的片选信号；信号处理器，连接所述第一采集器，用于对所述片选信号进行展宽处理，生成展宽片选信号；第二采集器，用于采集所述待测模组接口的地址控制信号；时序检测器，分别连接所述第一采集器、所述信号处理器和所述第二采集器，用于检测所述片选信号、所述地址控制信号以及所述展宽片选信号的时序信息；状态机，连接所述时序检测器，用于验证所述时序信息是否满足预设时序规则。
6.于一实施例中，所述信号处理器包括：第一延迟器，连接所述第一采集器，用于将所述片选信号延迟后，生成片选延迟信号；逻辑与门，分别连接所述第一采集器和所述第一延迟器，用于将所述片选信号和所述片选延迟信号做逻辑与运算，生成所述展宽片选信号。
7.于一实施例中，所述时序检测器包括：高电平时间检测电路，连接所述第一延迟器，用于检测得到所述片选延迟信号维持高电平的时间。
8.于一实施例中，所述时序检测器包括：模式检测电路，连接所述第一延迟器，用于检测得到所述片选延迟信号当前的信号变化模式。
9.于一实施例中，所述时序检测器包括：低电平时间检测电路，连接所述逻辑与门，用于检测所述展宽片选信号的低电平持续时间是否在预设时长内，并在所述展宽片选信号的低电平持续时间不在所述预设时长内时，发出提示信息。
10.于一实施例中，所述时序检测器包括：持续高检测电路，连接所述第二采集器，用于检测所述地址控制信号是否符合预设高电平，并在所述地址控制信号不符合所述预设高电平时，发出提示信息。
11.于一实施例中，所述状态机，分别连接所述高电平时间检测电路、所述模式检测电路、所述低电平时间检测电路和所述持续高检测电路，用于根据所述高电平时间检测电路、所述模式检测电路、所述低电平时间检测电路以及所述持续高检测电路上报的所述时序信息，验证所述时序信息是否符合预设时序规则。
12.于一实施例中，还包括：译码器，输入端分别连接所述第一采集器和所述第二采集器，输出端连接所述信号处理器，用于对所述片选信号和所述地址控制信号进行译码，生成译码信号。
13.于一实施例中，所述信号处理器包括：第二延迟器，连接所述译码器，用于将所述译码信号延迟后，生成译码延迟信号；逻辑或门，分别连接所述译码器和所述第二延迟器，用于将所述译码信号和所述译码延迟信号做逻辑或运算，生成展宽译码信号。
14.于一实施例中，所述时序检测器还包括：第一计数器，分别连接所述译码器和所述逻辑或门，用于对所述译码信号中的撤销选定命令为高电平进行计数，得到第一计数信息，所述时序信息包括所述第一计数信息。
15.于一实施例中，所述时序检测器还包括：第二计数器，连接所述译码器，用于对所述译码信号中的空操作命令为高电平进行计数，得到第二计数信息，所述时序信息包括所述第二计数信息。
16.于一实施例中，所述状态机，分别连接所述第一计数器和所述第二计数器，用于根据所述第一计数信息和所述第二计数信息，验证所述时序信息是否符合预设时序规则，并控制所述第一计数器和所述第二计数器的使能状态。
17.于一实施例中，还包括：状态寄存器，连接所述时序检测器，用于在所述待测模组处于自刷新状态时，触发所述时序检测器启动检测。
18.于一实施例中，还包括：模组类型寄存器，连接所述状态机，用于发送所述待测模组的模组类型信息至所述状态机。
19.于一实施例中，所述第一采集器包括：片选信号接口，连接所述待测模组接口的片选信号引脚，接入初始片选信号；第一采样寄存器，连接所述片选信号接口，用于对所述初始片选信号进行采样，得到所述片选信号。
20.于一实施例中，所述第二采集器包括：地址控制线接口，连接所述待测模组接口的地址命令线引脚，接入初始地址命令信号；第二采样寄存器，连接所述地址控制线接口，用于对所述初始地址命令信号进行采样，得到所述地址控制信号。
21.于一实施例中，还包括：空操作命令检测电路，分别连接所述信号处理器和所述状态机，用于检测是否接收到空操作命令。
22.于一实施例中，还包括：时钟检测电路，分别连接所述待测模组接口和所述状态机，用于检测所述待测模组接口的时钟信号的关停状态。
23.本申请实施例第二方面提供了一种芯片模组，包括：本申请实施例第一方面及其任一实施例的测试装置；以及待测模组，连接所述测试装置，所述测试装置用于对所述待测模组接口进行信号时序测试。
24.本申请提供的测试装置和芯片模组，通过两路采集器分别采集待测模组接口的片选信号和地址控制信号，并采用信号处理器对片选信号进行展宽处理，然后由时序检测电路对展宽片选信号和地址控制信号进行时序检测，最后通过状态机对检测到的时序信息进行验证。如此，实现了共享一套电路对cs和ca序列在各种模组下，各种ca速率模式和各种cs模式的srx命令序列进行时序检查，来加速芯片控制器的测试和快速调试。
附图说明
25.为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
26.图1为本申请一实施例的芯片模组的结构示意图；
27.图2为本申请一实施例的测试装置的电路结构示意图；
28.图3为本申请一实施例的测试装置的电路结构示意图；
29.图4为本申请一实施例的测试装置的电路结构示意图。
[0030]1‑
芯片模组，10
‑
待测模组，20
‑
测试装置，21
‑
第一采集器，22
‑
信号处理器，23
‑
第二采集器，24
‑
时序检测器，25
‑
状态机，211
‑
片选信号接口，212
‑
第一采样寄存器，221
‑
第一延迟器，222
‑
逻辑与门，231
‑
地址控制线接口，232
‑
第二采样寄存器，241
‑
模式检测电路，242
‑
低电平时间检测电路，243
‑
持续高检测电路，244
‑
高电平时间检测电路，245
‑
状态寄存器，246
‑
模组类型寄存器，247
‑
空操作命令检测电路，26
‑
译码器，248
‑
第二延迟器，249
‑
逻辑或门，2410
‑
第一计数器，2411
‑
第二计数器，26
‑
时钟检测电路。
具体实施方式
[0031]
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0032]
为了清楚的描述本实施例的方案，现将涉及的名词定义如下：
[0033]
ddr：double data rate，双倍速率，即时钟上升和下降沿都传输数据。
[0034]
sdr：single data rate，只在时钟上升沿或者下降沿传输数据。
[0035]
sdram，synchronous dynamic random memory，同步动态随机存储器。
[0036]
ddr5：ddr5 sdram的简写，即第五代双倍速率同步动态随机存储器。
[0037]
mc：memory controller，内存控制器。
[0038]
rcd：register clock driver，寄存时钟缓冲器。
[0039]
cs：片选信号。
[0040]
ca：control and address，地址控制信号线。
[0041]
dimm：dual in
‑
line memory，内存模组。
[0042]
rdimm：register dimm，寄存器内存模组，是一种带rcd来进行ca信号缓冲的dimm。
[0043]
udimm，un
‑
buffer dimm，无缓冲内存模组。
[0044]
dq：sdram数据信号线。
[0045]
dqs：sdram数据选通信号线，为差分信号，dq strobe。
[0046]
rank：存储阵列。
[0047]
sr：self
‑
refresh，自刷新。
[0048]
srx：self
‑
refresh exit，自刷新退出。
[0049]
sre：self
‑
refresh entry，自动刷新进入。
[0050]
pde：power down entry，接口掉电模式进入。
[0051]
pdx：power down exit，接口掉电模式退出。
[0052]
pa，protocol analyzer，测试装置20。
[0053]
nop：no operation，空操作指令。
[0054]
clk：sdram工作的时钟。
[0055]
cke：时钟使能信号。
[0056]
1n模式：1n mode，ca在每个时钟周期都采样。
[0057]
2n模式：2n mode，ca在每两个时钟周期采样一次。
[0058]
如图1所示，其为本申请一实施例的芯片模组1的结构示意图，该芯片模组1包括：待测模组10和测试装置20，其中，待测模组10连接测试装置20，测试装置20用于对待测模组10进行接口信号时序测试。
[0059]
于一实施例中，测试装置20可以嵌入芯片模组1中。
[0060]
于一实施例中，测试装置20也可以独立于芯片模组1，以外接电路的模式对待测模组10输入接口信号进行协议测试。
[0061]
于一实施例中，芯片模组1可以是ddr5 sdram，待测模组10接口协议可以是rdimm、udimm接口协议。
[0062]
于一实施例中，以ddr5 sdram芯片模组1为例，ddr5的srx命令复杂，是一个命令序列。udimm的sdram的输入接口srx命令序列如下：首先cs由低到高上跳，然后维持cs高的时间tcsh(固定最小允许13ns，最大允许30ns，记为tcsh)，随后cs拉低一段时间并发送连续nop命令，这段连续nop命令时间最小是3个sdram时钟周期，最长不超过30ns(记为tcsl)，然后是cs上跳为高并维持，这就是srx命令序列。最后一段nop可以是连续的nop，也可以是间隔一拍cs为低nop，一拍cs为高des的序列。
[0063]
而ddr5 rdimm的输入接口srx退出比udimm接口稍复杂。udimm仅仅使用sdram阵列构成内存模组，sdram和内存控制器由14根ca线直接相连，因此srx退出就是ddr5规格书定义的序列。而rdimm是由sdram颗粒阵列和rcd颗粒构成，sdram的ca线和rcd的qca输出相连接，而rcd的ca输入更是为了节省功耗和提高速率减少为sdram的ca信号线的一半，即7根。rdimm的srx退出命令序列需要首先让rcd输入io退出低功耗状态，然后让输出io退出低功耗状态，此后命令序列时序要求和sdram的srx命令序列时序要求一样。
[0064]
具体来说，rdimm处于sr状态时，有两种情形，一种是时钟停止模式，一种是时钟常开模式。在时钟停止模式时，当sre命令后，等待tcpded时间后，dcs为低，等待tckoff时间后，差分时钟都拉低或者浮空。如果需要退出sr状态，其srx序列如下，首先cs拉高，等待tckact时间后，时钟输入有效，需要等待tstab01时间后，发送一个cs低脉冲以打开rcd的输出端口io。在tstab01这段时间内，dca[6:0]必须保持为高。在发第二个nop命令后，dcs保持高信号时间为tsrx2srx后(tsrx2srx这段时间内，dca[6:0]只需为valid即可，不必保持为
高)，在dcs上发送连续cs低或者脉冲cs低模式，且dca[6:0]一直保持为高。连续cs低或者脉冲cs低时间在3个时钟周期之上且在30ns之内，然后cs持续拉高，rdimm的srx序列结束，其dram颗粒即可以退出自刷新状态。
[0065]
另外，由于ddr5 ca命令线由26根减少为sdram的14根以及rcd的7根，而容量和寻址数量更大，因此原来的ddr4的单周期命令，对于ddr5来说需要单周期或者双周期命令发送。对于rcd来说，双周期命令在1n模式下需要在rcd时钟两个上升沿2个下降沿，共计2个时钟周期采样，即rcd的ca输入信号工作在ddr模式。在2n模式下，双周期命令需要4个dram时钟周期，前半部分命令占用2个时钟周期，后半部分命令占用2个时钟周期，以保证ca采样有足够的建立和保持时间，rcd输入就需要4个时钟周期分别在上升沿采样4次共计采样28位ca。
[0066]
由于ddr5传输速率很高，信号完整性遇到极大的挑战，命令协议复杂，针对ddr5的测试来说，有必要对其信号时序进行测试，以测试芯片控制器所发送的命令序列满足ddr5的协议规格书。
[0067]
由于ddr5取消了cke这一控制dram低功耗模式的信号线，原来ddr4上sre(自刷新进入)，srx(自刷新退出)，pde(接口掉电模式进入)，pdx(接口掉电模式退出)四种由cke/cs译码的低功耗模式进入退出命令，改变为ddr5上由cs(片选信号)和ca(地址控制信号线)一起译码构成的低功耗进入退出命令或者命令序列。
[0068]
基于上述原理，请参看图2，其为本申请一实施例的测试装置20，包括：第一采集器21、信号处理器22、第二采集器23、时序检测器24和状态机25，其中：
[0069]
第一采集器21，用于采集待测模组10接口的片选信号。待测模组10接口可以是rdimm接口或者udimm接口。
[0070]
信号处理器22，连接第一采集器21，用于对片选信号进行展宽处理，生成展宽片选信号。
[0071]
第二采集器23，用于采集待测模组10接口的地址控制信号。
[0072]
时序检测器24，分别连接第一采集器21、信号处理器22和第二采集器23，用于检测片选信号、地址控制信号以及展宽片选信号的时序信息。
[0073]
状态机25，连接时序检测器24，用于验证时序信息是否满足预设时序规则。
[0074]
上述测试装置20，通过两路采集器分别采集片选信号和地址控制信号，并通过信号处理器22将cs信号线展宽，基于上述处理，实现一套电路同时对cs和ca序列进行时序检查。
[0075]
于一实施例中，请参看图3，其为本申请一实施例的测试装置20，第一采集器21包括：片选信号接口211和第一采样寄存器212，片选信号接口211连接待测模组10接口的片选信号引脚，接入初始片选信号。第一采样寄存器212连接片选信号接口211，用于对初始片选信号进行采样，得到片选信号。第一采样寄存器212可以是cs采样触发器。
[0076]
于一实施例中，测试装置20还可以包括：时钟检测电路26，分别连接所述待测模组10接口和所述状态机25，用于检测所述待测模组10接口的时钟信号。可以通过时钟检测电路26连接待测模组10接口的时钟信号线，以该时钟信号线的输入时钟为时钟，得到cs信号的时钟采样结果。实际场景中，cs为低是nop空操作命令，cs为高时是des撤销选定命令。
[0077]
于一实施例中，信号处理器22可以包括：第一延迟器221和逻辑与门222，其中：
[0078]
第一延迟器221连接第一采集器21，用于将片选信号延迟后，生成片选延迟信号。比如第一延迟器221可以是一个触发器，将输入cs信号延迟一个时钟周期后，生成片选延迟信号cs_dly。
[0079]
逻辑与门222，分别连接第一采集器21和第一延迟器221，用于将片选信号和片选延迟信号做逻辑与运算，生成展宽片选信号，即将cs和cs_dly逻辑与运算生成展宽片选信号cs_op。逻辑与门222的输出可以是：将连续低cs信号展宽一拍(一个时钟周期)，以及将脉冲式cs转换为连续cs低信号。
[0080]
于一实施例中，时序检测器24还可以包括：模式检测电路241，连接第一延迟器221，用于检测得到片选延迟信号当前的信号变化模式。片选延迟信号的信号变化模式可以是连续cs模式，或者脉冲cs模式。模式检测电路241可以包含一个2位计数器，在tcsh(cs信号为高电平的持续时间)时序满足预设时序条件且cs为低时，计数器的计数结果加1，cs为高且计数结果大于0时，将计数器的计数结果减1。如果计数结果为2时计数结束，此时说明片选延迟信号当前的信号变化模式为连续cs低模式，否则说明片选延迟信号当前的信号变化模式为脉冲式cs。
[0081]
于一实施例中，时序检测器24可以包括：低电平时间检测电路242，连接逻辑与门222，用于检测展宽片选信号的低电平持续时间是否在预设时长内，并在展宽片选信号的低电平持续时间不在预设时长内时，发出提示信息。预设时长可以是芯片规格书中规定的时长，即低电平时间检测电路242以逻辑与门222的输出结果为输入，来检测cs为低或者脉冲的cs时间是否满足规格书要求。
[0082]
于一实施例中，低电平时间检测电路242，是cs为连续低模式或者脉冲式低高连续模式的持续时间检测电路，其可以根据输入信号为低时计数，其计数终止时间取决于输入信号和超时，若输入信号为高，或者计数超过允许的最大时间，则计数终止。若计数超过允许的最大时间，则报错并记录错误信息。
[0083]
于一实施例中，低电平时间检测电路242也可以在计数超过最大时间时报错，并继续计数，直到cs为高或者计数器达到最大阈值时，停止计数。
[0084]
于一实施例中，低电平时间检测电路242，对展宽片选信号的低电平持续时间的检查规则可以如下：
[0085]
1，当计数结果为小于4，且当前输入信号为高时报错，并记录错误类型为不满足最小时间tcsl。
[0086]
2，当计数结果等于4，且模式检测电路241的计数器计数结果为0时，表示片选延迟信号当前的信号变化模式为脉冲模式cs，但是只对应2个nop信号，不满足规格书中要求的最小3个nop命令，报错，并记录错误类型为不满足最小时间tcsl。
[0087]
3，计数结果的最大阈值u，可以根据实际待测模组10的配置频率f和30ns绝对时间计算得到，u＝f*30ns。当计数超过最大阈值u时，代表超过tcsl(cs为低电平的持续时间)的最大时间，报错，并记录错误类型为超过tcsl最大时间。
[0088]
4，在以上三种条件之外，若低电平时间检测电路242的计数结果在4至u 1限定的范围内，最大阈值u为30ns对应其配置频率f的向下取整的计数值，则时序检查通过。
[0089]
于一实施例中，第二采集器23包括：地址控制线接口231和第二采样寄存器232，地址控制线接口231连接待测模组10接口的地址命令线引脚，接入初始地址命令信号。第二采
样寄存器232连接地址控制线接口231，用于对初始地址命令信号进行采样，得到地址控制信号。第二采样寄存器232可以是ca采样触发器。于一实施例中，可以通过连接待测模组10接口的时钟信号线，以该时钟信号线的输入时钟为时钟，得到ca信号的时钟采样结果。
[0090]
于一实施例中，时序检测器24包括：持续高检测电路243，连接第二采集器23，用于检测地址控制信号是否符合预设高电平，并在地址控制信号不符合预设高电平时，发出提示信息。持续高检测电路243是用来检测ca输入信号是否恒为高。
[0091]
于一实施例中，预设高电平可以是以实际规格书中的要求，假设检测规则如下：ca信号要求在srx状态检测期间恒为高。在sr状态下，且cs跳变为高后，当待测模组10接口是udimm类型时，14位ca在每个时钟周期恒为全1。当是待测模组10接口是rdimm类型时，7位ca在每个时钟周期恒为全1。如果违反上述规则，会报错并记录。特别的对于rdimm的tsrx2srx时序期间，若设置为ca[6:0]全高模式检测时，则按照上述方式检测；若设置不检测时，则不做这期间的电平信号全高检测，以适应ca[6:0]在tsrx2srx期间仅仅是有效电平模式。
[0092]
于一实施例中，检测规则还可以如下：对于cs为低时候，可以只要检测到nop命令即可，nop命令的存在只要求：ca[4:0]信号是全高，sdram的ca[13:5]信号可以忽略。
[0093]
于一实施例中，时序检测器24包括：高电平时间检测电路244，连接第一延迟器221，用于检测得到片选延迟信号维持高电平的时间。高电平时间检测电路244是tstab01时间以及tcsh时间检测电路。当待测模组10接口是udimm类型时，在状态机25的控制下仅仅执行tcsh检测。当待测模组10接口是rdimm类型时，在状态机25的控制下当时钟停止模式时，既执行tstab01检测，也在随后接收到1个nop后，再执行tcsh(tsrxsrx)检测；当时钟常开模式时，接收到1个nop后，再执行tcsh(tsrxsrx)检测。该电路主要是计数电路，将其计数结果与预先配置值进行比较，以判断是否满足预设时序要求。预先配置值根据时钟频率和绝对时间计算得到。
[0094]
于一实施例中，测试装置20还可以包括：状态寄存器245，连接时序检测器24，用于在待测模组10处于自刷新状态时，触发时序检测器24启动检测。状态寄存器245是sr状态寄存器245，只有在sr状态时，才执行测试装置20的srx检测电路逻辑。
[0095]
于一实施例中，测试装置20还可以包括：模组类型寄存器246，连接检状态机25，用于发送待测模组10接口的模组类型信息至状态机25。寄存器246是dimm类型寄存器，可以外部配置待测模组10接口的类型，比如配置dimm为rdimm类型或者udimm类型，以决定上述哪些逻辑电路需要执行。
[0096]
于一实施例中，空操作命令检测电路247，分别连接信号处理器22和状态机25，用于检测是否接收到空操作命令。当待测模组10接口是rdimm类型时，空操作命令检测电路247才会开启。空操作命令检测电路247，分别连接逻辑与门222和状态机25，在rdimm模式下，由于输入cs来自于逻辑与门222的输出，所以当cs为在两个时钟周期宽度内低电平时，才表示1nop命令被收到，否则如果cs低电平的时间大于2个时钟周期，则会报错误并记录。
[0097]
于一实施例中，状态机25分别连接高电平时间检测电路244、模式检测电路241、低电平时间检测电路242和持续高检测电路243，用于根据高电平时间检测电路244、模式检测电路241、低电平时间检测电路242以及持续高检测电路243上报的时序信息，验证时序信息是否符合预设时序规则。
[0098]
于一实施例中，状态机25会根据以上各检测电路上报的检测信息，判断srx时序是
否符合规格书，如果不符合，报错各错误结果信息。状态机25同时可以控制上述各检测电路的执行和相应的检测范围值。
[0099]
在实际应用中，要预先确定连续cs模式下srx退出时间点和脉冲cs模式下srx退出时间点，以此作为时序检测依据。由于ddr5规格书对这两种模式下的定义很含糊，其时序图标识的地方也有待商榷。不同的ddr vendor(供应商)可能采取不同的方式作为srx退出点，比如将接收到3个连续nop或者3个连续脉冲nop作为退出时刻点。也可以以规格书为设计准则，并考虑电路实现合理性，对于连续cs模式，假设cs为高时作为srx退出时刻点，对于脉冲式cs模式，假设cs为连续两个高且为des命令时为srx退出时刻点。当然，供应商也可以固定把两个连续des命令作为tcsl时刻检查点和srx退出时刻点。
[0100]
于一实施例中，比方以连续cs模式下cs变高为srx退出时刻点，以脉冲cs模式下连续两个des命令为srx退出时刻点。那么低电平时间检测电路242在cs为高时就是脉冲cs模式下的srx退出时刻点。而连续cs低模式的srx退出时刻点，要在cs为高的当前时刻减去1一个时钟周期。
[0101]
于一实施例中，连续cs低模式或者脉冲cs模式，可以通过模式检测电路241的计数器确定。若计数结果为0则为脉冲cs模式，若计数结果大于1则为连续cs低模式。
[0102]
上述测试装置20，通过将cs信号线延迟一拍生成信号cs_dly，将cs和cs_dly逻辑与运算生成cs_op，对cs_op和ca序列进行译码和时序检查，从而可以支持4种不同dimm类型不同cs脉冲类型的srx命令译码和时序检查。从而加快测试速度和问题定位。不仅可以应用于硅后验证的协议分析器电路，也可以用于前端仿真的功能验证环境。
[0103]
于一实施例中，请参看图4，其为本申请一实施例的测试装置20，还包括：
[0104]
译码器26，输入端分别连接第一采集器21和第二采集器23，输出端连接信号处理器22，用于对片选信号和地址控制信号进行译码，生成译码信号。实际场景中，cs为低且ca[4:0]全高是nop空操作命令，cs为高时是des撤销选定命令。可以对片选信号和地址控制信号的相关命令进行译码，比如对于nop命令单独译码生成信号nop_sig，对于des命令单独译码生成des_sig。
[0105]
于一实施例中，信号处理器22包括：第二延迟器248连接译码器26，用于将译码信号延迟后，生成译码延迟信号。逻辑或门249，分别连接译码器26和第二延迟器248，用于将译码信号和译码延迟信号做逻辑或运算，生成展宽译码信号。比如nop_sig延迟1t生成nop_sig_dly，nop_sig和nop_sig_dly做逻辑或生成nop_sig_op。
[0106]
于一实施例中，时序检测器24还包括：第一计数器2410分别连接译码器26和逻辑或门249，用于对译码信号中的撤销选定命令为高电平进行计数，得到第一计数信息，时序信息包括第一计数信息。比如在nop_sig_op为高时，对nop_sig进行计数，时钟上升沿采样nop_sig为高时nop_sig_ctr加1。
[0107]
于一实施例中，第一计数器2410连接状态机25，状态机25还用于控制所述第一计数器2410的使能状态。即由状态机25控制第一计数器2410的计数和清零。
[0108]
于一实施例中，时序检测器24还包括：第二计数器2411，连接译码器26，用于对译码信号中的空操作命令为高电平进行计数，得到第二计数信息，时序信息包括第二计数信息。比如对des_sig进行计数，时钟上升沿采样des_sig为高时，des_sig_ctr加1。
[0109]
于一实施例中，第二计数器2411连接状态机25，状态机25还用于控制第二计数器
2411的使能状态。即由状态机25控制所述第二计数器2411的计数和清零。
[0110]
于一实施例中，状态机25分别连接第一计数器2410和第二计数器2411，用于根据第一计数信息和第二计数信息，验证时序信息是否符合预设时序规则。比如，在sr状态且tcsh时间满足预设时序条件之后，上述译码和计数过程开启，状态机25获取到检测信息，按照如下规则进行验证：若nop_sig_ctr大于等于3，且小于等于30ns对应的时钟周期数，且des_sig_ctr等于1，这是连续cs低模式的srx退出时间点，第一计数器2410和第二计数器2411清零。若nop_sig_ctr大于等于3，且des_sig_ctr＝＝nop_sig_ctr，且des_sig_ctr小于等于15ns对应的时钟周期数，且当前的des_sig为1时候，是脉冲cs的srx退出时间点。若不满足上述验证规则，则说明待测模组10接口的srx信号时序不符合预设时序规则的要求。
[0111]
于一实施例中，时钟检测电路26，还用于检测所述待测模组10接口的时钟信号的关停状态。
[0112]
于一实施例中，状态机25可以包含idle状态(调试状态)，tstab状态，tcsh检测状态，tcsh检测状态以及srx判断状态，各状态下，状态机25工作原理如下所述：
[0113]
idle状态：若sr状态位是真(1)且错误状态为假(0)，若待测模组10的接口是rdimm类型时，时钟检测电路26检测到sr状态中时钟曾经关停过，则状态机25进入tstab检测状态；若待测模组10的接口是rdimm类型时，时钟检测电路26未检测到时钟关停过，且当检测到nop命令，则状态机25进入tcsh检测状态；若测模组10的接口是udimm类型时，检测到des命令，则状态机25进入tcsh检测状态。
[0114]
tstab状态：使能高电平时间检测电路244，高电平时间检测电路244中设置有高电平计数器，该状态下检测到nop命令且高电平计数时间在tstab允许范围之内，即tstab所对应时钟周期范围之内，则状态机25进入tcsh检测状态。同时清除高电平时间计数器。如果检测到nop命令且高电平计数时间在tstab允许范围之外，或者高电平计数时间超过tstab最大值，则状态机25报tstab检测错误，并记录高电平计数值，返回到idle状态。
[0115]
tcsh检测状态：使能第一计数器2410(nop计数器)，使能高电平时间检测电路244。该状态检测cs为高，即验证des命令的时间在rdimm接口类型时的tsrx2srx、或者在udimm接口类型时的tcsh是否满足时序配置。若检测到nop命令时高电平时间计数器满足配置范围则进入tcsl检测状态。如果检测到nop命令时高电平计数器不在tcsh配置范围之内，或高电平计数时间超过tcsh最大值，则状态机25报错误，记录高电平时间，状态机25进入idle状态。
[0116]
tcsl检测状态：使能第一计数器2410(nop计数器)，使能第二计数器2411(des计数器)。若nop_sig_op不为1，则状态机25进入srx判断状态，并判断当前是连续cs模式还是脉冲cs模式，判断原则为：若des计数小于等于2则为连续cs模式，否则，若des计数结果大于等于nop计数结果，则为脉冲cs模式。在此状态下，只要nop计数结果和des计数结果的和大于允许最大的时钟配置，则状态机25报错，记录错误信息，并返回idle状态。
[0117]
srx判断状态：若nop计数结果小于3，则状态机25报错误，返回idle状态；若nop计数结果和des计数结果的和大于允许最大的时钟配置，则状态机25报错，返回idle状态。若是nop计数结果和des计数结果的和在配置区间内，则状态机25返回idle状态，并标记检测成功，设置sr状态＝0；否则，标记检测错误并记录计数结果。
[0118]
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明
的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。