避免多余存储器存取的系统单晶片模块的制作方法

1.本发明涉及一种系统单晶片模块，特别是一种在动态随机存取存储器控制器中设置有对应的行快取单元，在操作时能有效避免多余存储器存取的系统单晶片模块。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)为一种半导体存储器，其主要的作用原理是利用电容内储存电荷的多少来代表一个二进制位元(bit)是1亦或为0。由于晶体管无可避免地在实际应用时会有漏电流的现象，导致电容上所储存的电荷数量不足以正确的判断资料；因此对于动态随机存取存储器来说，周期性地充电为其不可避免的状态之一。基于此种需要周期性重新整理的特性，因此dram被称为“动态”存储器。相对而言，“静态”随机存取存储器(static random access memory，sram)只要存入资料后，即使不重新整理也不会有遗失记忆的风险。
3.与sram相比，dram的优势在于每一个位元的资料都只需要一个电容加上一个晶体管来处理，相较于sram，具有结构较为简易且复杂度较低的好处。正因此缘故，dram拥有非常高的密度，单位体积的容量较高，因此成本较低。但另一方面而言，dram也有存取速度较慢，耗电量较大等缺点。请参考图1，其为传统系统单晶片与dram之间进行资料传输的示意图，如图1所示，当一系统单晶片10要传送资料至dram芯片12时，一处理器11会先将资料放置在系统单晶片10内部的静态随机存取存储器13中，接着再通过dram控制器15及其标准界面20以区块传送(block transfer)的方式将储存在静态随机存取存储器13中的资料传送至dram芯片12。
4.相同的，当处理器11要读取dram芯片12中的资料时，dram芯片12也必须先将资料传送到静态随机存取存储器13再传送到处理器11。然而，值得注意的是，对于中低阶的处理器而言，系统总线(system bus)30的宽度通常都会小于dram芯片12的资料总线(data bus)，即其标准界面20的宽度，且当处理器11需要直接在dram上执行程序时，不适当的界面与操作都会导致多余的dram存取，造成不必要的延迟。举例来说，当处理器11想从静态随机存取存储器13存取一个32-bit宽度的资料，但是该资料并不位于静态随机存取存储器13上，而是在dram芯片12上时，因此必须通过dram控制器15及其标准界面20跟dram芯片12提出要求(request)；除此之外，每次要求的数量也不会仅有一个32-bit，通常会是以一个区块(block)为单位；若处理器11存取(fetch)完这一笔资料后，必须继续存取下一笔不在静态随机存取存储器13中的资料，那么可以预想的是，dram控制器15又必须搬移另一个区块的资料，因此，便会产生多余的dram存取的问题。


技术实现要素：

5.为解决公知技术存在的问题，本发明的目的在于提供一种系统单晶片模块，旨在减少多余动态随机存取存储器的写入及读取，相较于公知技术，利用此种新颖的系统单晶片架构，有助于提供较好的资料存取质量、效率与改进系统架构的复杂度及成本。
6.本发明的目的在于提供一种避免多余存储器存取的系统单晶片模块，通过在动态随机存取存储器控制器中设置有行快取单元(column cache unit)，使得微处理器能够不通过传统的静态随机存取存储器，而是通过所设置的行快取单元直接存取动态随机存取存储器，资料存取的速度仍能非常接近于传统方法的，但系统架构的成本与复杂度均能大幅度地下降及获得改进。
7.本发明的目的在于提供一种将动态随机存取存储器与微处理器整合设置在一系统单晶片的模块架构，通过相同的逻辑及类比电路制程，共同整合设置在该系统单晶片中，达到有效整合并增进其产业应用性。
8.鉴于以上诸多的发明目的，本发明揭露一种避免多余存储器存取的系统单晶片模块，包括有至少一微处理器、一动态随机存取存储器、以及一动态随机存取存储器控制器。动态随机存取存储器与该至少一微处理器共同整合设置在该系统单晶片模块中，动态随机存取存储器控制器电连接在该至少一微处理器与动态随机存取存储器之间，并且，动态随机存取存储器控制器中包含有至少一行快取单元，每个行快取单元对应设置在各个微处理器，使得各个微处理器能通过其各自对应的行快取单元对动态随机存取存储器执行读取或写入的动作。
9.其中，根据本发明的一实施例，所述的系统单晶片模块中包含有多个微处理器时，动态随机存取存储器控制器具有对应的多个行快取单元，使得各个行快取单元对应设置在各个微处理器。在此实施例中，动态随机存取存储器控制器中还包括一存取判断单元，存取判断单元与每个行快取单元电连接，用于决定该些微处理器中哪个能对动态随机存取存储器执行读取或写入的动作。
10.其中，当微处理器读取动态随机存取存储器，且行快取单元中所存有的资料并非前次读取的行资料时，微处理器命令动态随机存取存储器控制器自动态随机存取存储器读取一笔新的行资料，以将该新的行资料储存在行快取单元中，以供微处理器读取。同时，该微处理器能同时标注该新的行资料的读取地址(address)。
11.另一方面而言，当微处理器想将一资料写入动态随机存取存储器，且该资料的地址与前笔资料的地址相同，微处理器直接将该资料放入行快取单元内，并写入动态随机存取存储器。
12.至于，若该资料的地址与前笔资料的地址不同，则微处理器先对动态随机存取存储器进行读取，并在读取完成更新之后，再将该资料放入行快取单元内，以供写入动态随机存取存储器。
13.因此，根据本发明所揭露的技术方案，现在的微处理器能针对每笔资料的地址进行操作，而无需像传统方法那样必须等待一整个区块的资料搬移，由此有效地解决了常见的多余存储器存取的问题。
附图说明
14.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
15.图1为现有技术一传统系统单晶片与动态随机存取存储器之间进行资料传输的示意图；
16.图2为根据本发明实施例避免多余存储器存取的系统单晶片模块的系统架构图；
17.图3为根据本发明图2实施例的系统单晶片模块进行读取操作时的步骤流程图；
18.图4为根据本发明图2实施例的系统单晶片模块进行写入操作时的步骤流程图；
19.图5为根据本发明另一实施例具有多个微处理器、行快取单元与存取判断单元的系统单晶片模块的系统架构图；
20.符号说明：
21.10、系统单晶片，11、处理器，12、dram芯片，13、静态随机存取存储器，15、dram控制器，20、标准界面，30、系统总线，31、第一总线界面，32、第二总线界面，200、系统单晶片模块，202、202a、202b、
…
202n、微处理器，204、动态随机存取存储器，206、动态随机存取存储器控制器，208、208a、208b、
…
208n、行快取单元，210、存取判断单元。
具体实施方式
22.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
23.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
24.为了有效解决现有技术所提，能让宽度较小的系统总线在资料存取时减少多余dram操作的问题，本发明针对此目标提出一种较好的改进设计，一种可避免多余存储器存取的系统单晶片模块。为了能更好地理解本发明所述的技术内容，首先，请参阅本发明图2，为根据本发明一实施例的系统架构图，本发明将率先据此进行详细的说明如下。
25.如图2所示，本发明所揭露的系统单晶片模块200包含有至少一微处理器202、一动态随机存取存储器204、以及一动态随机存取存储器控制器206。其中，动态随机存取存储器控制器206电连接在微处理器202与动态随机存取存储器204之间，并包含有至少一行快取(column cache)单元208。一般而言，系统单晶片(system-on-a-chip，soc)指的是一个完整的计算机系统：包括中央处理器(cpu)、存储器、图形处理器以及外围电路等，都共同设置在一个芯片中。换言之，也就是将各个芯片的电路设计缩小化、模块化，并使其所有功能都整合进一颗ic当中。根据本发明的实施例，其中所述的微处理器202与动态随机存取存储器204通过相同的逻辑及类比电路制程，共同整合设置在该系统单晶片模块200中。
26.其中，本发明所揭露的动态随机存取存储器204与动态随机存取存储器控制器206之间通过一第一总线界面31连接，该微处理器202与动态随机存取存储器控制器206之间通过一第二总线界面32连接。本发明的一实施态样为例，第一总线界面31的宽度例如为128bit，第二总线界面32的宽度例如为32bit，以实际应用而言，第二总线界面32的宽度小于该第一总线界面31的宽度。
27.根据本发明的实施例，本发明的行快取单元208，其对应设置于微处理器202，使得相较于现有技术，本发明所揭露的微处理器202可通过其对应的行快取单元208对动态随机
存取存储器204执行读取或写入的动作，而无需等待一整个区块的资料搬移。
28.以下，申请人针对此等微处理器对动态随机存取存储器进行读取或写入的操作，进行进一步的解释，详细说明如下。
29.首先，请配合参阅前述图2的系统架构图与本发明图3所示，其中，图3所示，为本发明实施例的系统单晶片模块进行读取操作时的步骤流程图，如图2所示，当微处理器202想读取动态随机存取存储器204时(如步骤s302)，判断行快取单元208中所存有的资料是否为前次读取的行资料(如步骤s304)，若是，则如步骤s306所示，直接执行读取作业；相反的，若在步骤s304中，判断行快取单元208中所存有的资料并非前次读取的行资料，则执行步骤s308，由微处理器202先命令动态随机存取存储器控制器206自动态随机存取存储器204读取一笔新的行资料，之后，再如步骤s310所示，将该笔新的行资料储存在行快取单元208中，以供微处理器202进行读取。根据本发明的实施例，与此同时，微处理器202能同时标注该笔新的行资料的读取地址。
30.另一方面，图4所示，为根据本发明实施例之系统单晶片模块进行写入操作时的步骤流程图，请配合参阅图2的系统架构来看，如步骤s402所示，当微处理器202想将一资料写入动态随机存取存储器204时，如步骤s404所示，会先判断该资料的地址是否与前笔资料的地址相同，若是，则如步骤s406所示，直接执行写入作业，也就是将该资料放入行快取单元208内，接着完成写入动态随机存取存储器204。相反的，若在步骤s404中，判断该资料的地址系与前笔资料的地址不同时，则执行步骤s408，先由微处理器202对动态随机存取存储器204进行读取，并在读取更新完成后，如步骤s410所示，将该资料存入行快取单元208内，以供写入动态随机存取存储器204。
31.举例来说，当第一总线界面31的宽度为128bit，第二总线界面32的宽度为32bit时，也就是说，对动态随机存取存储器204来说，在没有额外写入覆盖的条件下，每次的写入一定为128bit，当要对这128bit中的32bit做资料的更新时，则必须要先进行读取-更新-再写入的动作，这也就是对应本发明图4中步骤s408及步骤s410的执行流程。
32.综上所述，当应用本发明所揭露的系统单晶片模块时，微处理器通过行快取单元对动态随机存取存储器执行写入或读取作业，此时，微处理器针对每笔资料的地址进行操作，而无需像现有技术一般必须等待一整个区块的资料搬移，显而易见本发明不仅能有效地减少不必要的dram操作，更大幅度地解决了公知快取缺失(cache miss)的问题。
33.进一步的，基于行快取单元的制作成本、控制电路、及制作面积，相较于传统的静态随机存取存储器而言，均简单及精简不少，因此，对中低阶的处理器系统来说，应用本发明所揭露行快取单元的技术方案，能实现低成本、高效率、且资料存取准确的目的。同时，由于中低阶系统的微处理器处理速度通常较动态随机存取存储器慢，即便改用行快取单元的技术方案让微处理器不通过传统的静态随机存取存储器，而是直接存取动态随机存取存储器，其资料存取的速度仍能非常接近于传统方法的，而不至于会有太大的落差。
34.另一方面，本发明所揭示的技术方案，并不以图2所示的系统架构为限；换言之，本发明所揭露的系统单晶片模块也可选择性地包含有多个微处理器202a,202b,
…
202n，如本发明图5的实施例所示，则动态随机存取存储器控制器206中具有对应的多个行快取单元208a,208b,
…
208n，使得每一个行快取单元208a,208b,
…
208n各自对应设置在一微处理器202a,202b,
…
202n。在此实施例中，则动态随机存取存储器控制器206中更包括一存取判断
单元(arbitrator)210，与每个行快取单元208a,208b,
…
208n电连接，以决定该些微处理器202a,202b,
…
202n其中哪一个能对动态随机存取存储器204执行读取或写入的动作，其读取或写入的步骤则如本发明前述，配合图3及图4所示进行。
35.综上所述，相较于公知技术，本发明所揭露的新颖的系统单晶片模块能有效解决现有技术中常发生的额外存储器存取及等待时间过长等缺点，不仅能大幅度且有效率的提升资料存取的质量与速度，还能实现低成本及降低制作复杂度的目的，实现本发明较优化的发明功效。显而易见，根据本发明所揭露的系统单晶片模块，确实具有极好的产业利用性及竞争力，且所揭露的技术特征、方法手段与达成的功效显著地不同于现有方案。
36.本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，根据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。